计组历年真题分类¶

第一章计算机系统概述¶

(一)计算机系统层次结构¶

Tip

计算机系统的基本组成
计算机硬件的基本结构
计算机软件和硬件的关系
计算机系统的工作原理
"存储程序"工作方式
高级语言程序与机器语言程序之间的转换
程序和指令的执行过程。

【2009-11】冯·诺依曼计算机中指令和数据均以二进制形式存放在存储器中，CPU 区分它们的依据是（）。

A. 指令操作码的译码结果

B. 指令和数据的寻址方式

C. 指令周期的不同阶段

D. 指令和数据所在的存储单元

【2015-12】计算机硬件能够直接执行的语言是（）。

I. 机器语言程序

II. 汇编语言程序

III. 硬件描述语言程序

A. 仅I

B. 仅I、II

C. 仅I、III

D. I、II、III

【2016-12】将高级语言源程序转换为机器目标代码文件的程序是（）。

A. 汇编程序

B. 链接程序

C. 编译程序

D. 解释程序

【2019-12】下列关于冯·诺依曼结构计算机基本思想的叙述中，错误的是（）。

A. 程序的功能都通过中央处理器执行指令实现

B. 指令和数据都用二进制数表示，形式上无差别

C. 指令按地址访问，数据都在指令中直接给出

D. 程序执行前，指令和数据需预先存放在存储器中

【2022-18】下列选项中，属于指令集体系结构（ISA）规定的内容是（）。

Ⅰ. 指令字格式和指令类型

Ⅱ. CPU的时钟周期

Ⅲ. 通用寄存器个数和位数

Ⅳ. 加法器的进位方式

A. 仅Ⅰ、Ⅱ

B. 仅Ⅰ、Ⅲ

C. 仅Ⅱ、Ⅳ

D. 仅Ⅰ、Ⅲ、Ⅳ

(二)计算机性能指标¶

Tip

吞吐量、响应时间
CPU时钟周期、主频、CPI、CPU执行时间
MIPS、MFLOPS、GFLOPS、TFLOPS、PFLOPS、EFLOPS、ZFLOPS

【2010-12】下列选项中，能缩短程序执行时间的措施是（）。

Ⅰ. 提高CPU时钟频率

Ⅱ. 优化数据通路结构

Ⅲ. 对程序进行编译优化

A. 仅Ⅰ和Ⅱ B. 仅Ⅰ和Ⅲ C. 仅Ⅱ和Ⅲ D. Ⅰ、Ⅱ和Ⅲ

【2011-12】下列选项中，描述浮点数操作速度指标的是（）。

A. MIPS

B. CPI

C. IPC

D. MFLOPS

【2012-12】假定基准程序A在某计算机上的运行时间为100秒，其中90秒为CPU时间，其余为I/O时间。若CPU速度提高50%，I/O速度不变，则运行基准程序A所耗费的时间是（）。

A. 55s

B. 60s

C. 65s

D. 70s

【2013-12】某计算机主频为1.2GHz，其指令分为4类，它们在基准程序中所占比例及CPI如下表所示。

指令类型	所占比例	CPI
A	50%	2
B	20%	3
C	10%	4
D	20%	5

该机的MIPS数是（）。

A. 100

B. 200

C. 400

D. 600

【2014-12】程序P在机器M上的执行时间是20秒，编译优化后，P执行的指令数减少到原来的70%，而CPI增加到原来的1.2倍，则P在M上的执行时间是（）。

A. 8.4秒

B. 11.7秒

C. 14秒

D. 16.8秒

【2017-12】假定计算机M1和M2具有相同的指令集体系结构（ISA），主频分别为1.5GHz和1.2GHz。在M1和M2上运行某基准程序P，平均CPI分别为2和1，则程序P在M1和M2上运行时间的比值是（）。

A. 0.4

B. 0.625

C. 1.6

D. 2.5

【2020-12】下列给出的部件中，其位数（宽度）一定与机器字长相同的是（）。

Ⅰ. ALU

Ⅱ. 指令寄存器

Ⅲ. 通用寄存器

IV. 浮点寄存器

A. 仅Ⅰ、Ⅱ

B. 仅Ⅰ、Ⅲ

C. 仅Ⅱ、Ⅲ

D. 仅Ⅱ、Ⅲ、IV

【2021-12】2017年公布的全球超级计算机TOP500排名中，我国“神威·太湖之光”超级计算机蝉联第一，其浮点运算速度为93.0146PFLOPS，说明该计算机每秒钟完成的浮点操作次数为（）。

A. $9.3×10^{13}$ 次

B. $9.3×10^{15}$ 次

C. 9.3千万亿次

D. 9.3亿亿次

【2022-12】某计算机主频为1GHz，程序P运行过程中，共执行了10000条指令，其中，80%的指令执行平均需1个时钟周期，20%的指令执行平均需10个时钟周期。程序P的平均CPI和CPU执行时间分别是（）。

A. 2.8，28μs

B. 28，28μs

C. 2.8，28ms

D. 28，28ms

【2023-12】若机器M的主频为1.5GHz，在M上执行程序P的指令条数为 5×105 ，P的平均CPI为1.2，则P在M上的指令执行速度和用户CPU时间分别为（）。

A. 0.8GIPS、0.4ms

B. 0.8GIPS、0.4μs

C. 1.25GIPS、0.4ms

D. 1.25GIPS、0.4μs

第二章数据的表示和运算¶

(一)数制与编码¶

Tip

进位计数制及其数据之间的相互转换
定点数的编码表示

【2018-12】冯·诺依曼结构计算机中数据采用二进制编码表示，其主要原因是（）。

Ⅰ. 二进制的运算规则简单

Ⅱ. 制造两个稳态的物理器件较容易

Ⅲ. 便于用逻辑门电路实现算术运算

A. 仅Ⅰ、Ⅱ

B. 仅Ⅰ、Ⅲ

C. 仅Ⅱ、Ⅲ

D. Ⅰ、Ⅱ和Ⅲ

Tip

(二)运算方法和运算电路¶

基本运算部件 : 加法器，算术逻辑部件(ALU)
加/减运算:补码加/减运算器，标志位的生成
乘/除运算:乘/除法运算的基本原理，乘法电路和除法电路的基本结构

【2010-13】假定有4个整数用8位补码分别表示为r1=FEH，r2=F2H，r3=90H，r4=F8H。若将运算结果存放在一个8位寄存器中，则下列运算中会发生溢出的是（）。

A. $r1×r2$

B. $r2×r3$

C. $r1×r4$

D. $r2×r4$

【2011-17】某机器有一个标志寄存器，其中有进位/借位标志CF、零标志ZF、符号标志SF和溢出标志OF，条件转移指令bgt（无符号整数比较大于时转移）的转移条件是（）。

A. $CF+OF=1$

B. $\overline{SF} +ZF=1$

C. $\overline{CF+ZF}=1$

D. $\overline{CF+SF}=1$

【2018-19】减法指令“sub R1,R2,R3”的功能为“(R1)-(R2)→R3"，该指令执行后将生成进位/借位标志CF和溢出标志OF。若(R1)=FFFFFFFFH，(R2)=FFFFFFF0H，则该减法指令执行后，CF与OF分别为（）。

A. CF=0，OF=0

B. CF=1，OF=0

C. CF=0，OF=1

D. CF=1，OF=1

(三)整数的表示和运算¶

Tip

无符号整数的表示和运算
带符号整数的表示和运算

【2009-12】一个C语言程序在一台32位机器上运行。程序中定义了三个变量x、y和z，其中x和z为int型，y为short型。当x = 127，y = -9时，执行赋值语句z = x+y后，x、y和z的值分别是（）。

A. x = 0000007FH，y = FFF9H，z = 00000076H

B. x = 0000007FH，y = FFF9H，z = FFFF0076H

C. x = 0000007FH，y = FFF7H，z = FFFF0076H

D. x = 0000007FH，y = FFF7H，z = 00000076H

【2013-14】某字长为 8 位的计算机中，已知整型变量x、y的机器数分别为$[x]_补=11110100$ ， $[y]_补=10110000$ 。若整型变量$z=2x+y/2$，则$z$的机器数为（）。

A. 11000000

B. 00100100

C. 10101010

D. 溢出

【2014-13】若x=103，y=-25，则下列表达式采用8位定点补码运算实现时，会发生溢出的是（）。

A. x+y

B. -x+y

C. x-y

D. -x-y

【2015-13】由3个“1”和5个“0”组成的8位二进制补码，能表示的最小整数（）。

A. -126

B. -125

C. -32

D. -3

【2018-13】假定带符号整数采用补码表示，若int型变量x和y的机器数分别是FFFF FFDFH和0000 0041H，则x、y的值以及x-y的机器数分别是（）。

A. x=-65，y=41，x-y的机器数溢出

B. x=-33，y=65，x-y的机器数为FFFFFF9DH

C. x=-33，y=65，x-y 的机器数为FFFFFF9EH

D. x=-65，y=41，x-y的机器数为FFFFFF96H

【2018-16】整数x的机器数为11011000，分别对x进行逻辑右移1位和算术右移1位操作，得到的机器数各是（）。

A. 1110 1100、1110 1100

B. 0110 1100、1110 1100

C. 1110 1100、0110 1100

D. 0110 1100、0110 1100

【2021-13】已知带符号整数用补码表示，变量x，y，z的机器数分别为FFFDH，FFDFH，7FFCH，下列结论中，正确的是（）。

A. 若x、y和z为无符号整数，则z<x<y

B. 若x、y和z为无符号整数，则x<y<z

C. 若x、y和z为带符号整数，则x<y<z

D. 若x、y和z为带符号整数，则y<x<z

【2022-13】32位补码所能表示的整数范围是（）。

A. $−2^{32}∼2^{31}−1$

B. $−2^{31}∼2^{31}−1$

C. $−2^{32}∼2^{32}−1$

D. $−2^{31}∼2^{32}−1$

【2023-16】已知 x 和 y 为 int 类型，当 x=100, y=200 时，执行“x减y”指令的到的溢出标志 OF 和借位标志 CF 分别为 0, 1，那么当 x=10, y=-20 时，执行该指令得到的 OF 和 CF 分别是（）。

A. OF=0, CF=0

B. OF=0, CF=1

C. OF=1, CF=0

D. OF=1, CF=1

【2024-15】下列关于整数乘法运算的叙述中，错误的是

A. 用阵列乘法器实现乘运算可以在一个时钟周期内完成

B. 用 ALU 和移位器实现的乘运算无法在一个时钟周期内完成

C. 变量与常数的乘运算可编译优化为若干条移位及加/减运算指令

D. 两个变量的乘运算无法编译为移位及加法等指令的循环实现

(四)浮点数的表示和运算¶

浮点数的表示:IEEE 754标准¶

【2011-13】float型数据通常用IEEE754单精度浮点数格式表示。若编译器将float型变量$ x $$ 分配在一个32位浮点寄存器FR1中，且 $$ x=-8.25 $，则FR1的内容是（）。

A. C1040000H

B. C2420000H

C. C1840000H

D. C1C20000H

【2012-14】$float$类型(即IEEE754单精度浮点数格式)能表示的最大正整数是（）。

A. $2^{126}−2^{103}$

B.$2^{127}−2^{104}$

C. $2^{127}−2^{103}$

D. $2^{128}−2^{104}$

【2013-13】某数采用IEEE754单精度浮点数格式表示为C6400000H，则该数的值是（）。

A. $−1.5×2^{13}$

B. $−1.5×2^{12}$

C. $−0.5×2^{13}$

D. $−0.5×2^{12}$

【2014-14】float型数据常用IEEE754单精度浮点格式表示。假设两个float型变量x和y分别存放在32位寄存器f1和f2中，若(f1)=CC90 0000H，(f2)=B0C0 0000H，则x和y之间的关系为（）。

A. x<y且符号相同

B. x<y且符号不同

C. x>y且符号相同

D. x>y且符号不同

【2018-14】IEEE754单精度浮点格式表示的数中，最小的规格化正数是（）。

A. $1.0×2^{−126}$

B. $1.0×2^{−127}$

C. $1.0×2^{−128}$

D. $1.0×2^{−149}$

【2020-13】已知带符号整数用补码表示，float型数据用IEEE754标准表示，假定变量x的类型只可能是int或float，当x的机器数为C8000000H时，x的值可能是（）。

A. $−7×2^{27}$

B. $−2^{16}$

C. $2^{17}$

D. $25×2^{27}$

【2021-14】下列数值中，不能用IEEE754浮点格式精确表示的（）。

A. 1.2

B. 1.25

C. 2.0

D. 2.5

【2022-14】-0.4375的IEEE754单精度浮点数表示为（）。

A. BEE0 0000H

B. BF60 0000H

C. BF70 0000H

D. C0E0 0000H

【2023-14】已知 float 型变量用 IEEE754 单精度浮点数格式表示。若 float 型变量 x 的机器数为80200000H，则 x 的值为（）。

A. $−2^{−128}$

B. $−1.01×2^{−127}$

C. $−1.01×2^{−126}$

D. 非数（NAN）

【2024-14】某科学实验中，需要使用大量的整型参数，为了在保证表数精度的基础上提高运算速度，需要选择合理的数据表示方法。若整型参数 α 、 β 的取值范围分别 $ −2^{20}∼2^{20} $$ 、 $$ −2^{40}∼2^{40} $ ，要求在保证数据精度的基础上提高运算速度， α 和 β 最适宜采用

A. 32位整数、32位整数

B. 单精度浮点数、单精度浮点数

C. 32位整数、双精度浮点数

D. 单精度浮点数、双精度浮点数

浮点数的加/减运算¶

【2009-13】浮点数加、减运算过程一般包括对阶、尾数运算、规格化、舍入和判溢出等步骤。设浮点数的阶码和尾数均采用补码表示，且位数分别为5位和7位（均含2位符号位）。若有两个数 $X=2^7×29/32$，$Y=2^5×5/8$，则用浮点加法计算 $X+Y$的最终结果是（）。

A. 00111 1100010

B. 00111 0100010

C. 01000 0010001

D. 发生溢出

【2010-14】假定变量i、f和d的数据类型分别为 int、float、double（int 用补码表示，float和 double 分别用 IEEE754单精度和双精度浮点数据格式表示），已知i=785，f=1.5678e3，d=1.5e100，若在32位机器中执行下列关系表达式，则结果为真的是（）。

Ⅰ. i==(int)(float)i

Ⅱ. f==(float)(int)f

Ⅲ. f=(float)(double)f

Ⅳ.(d+f)-d==f

A. 仅Ⅰ和Ⅱ

B. 仅Ⅰ和Ⅲ

C. 仅Ⅱ和Ⅲ

D. 仅Ⅲ和Ⅳ

【2015-14】下列有关浮点数加减运算的叙述中，正确的是（）。

Ⅰ. 对阶操作不会引起阶码上溢或下溢

Ⅱ. 右规和尾数舍入都可能引起阶码上溢

Ⅲ. 左规时可能引起阶码下溢

Ⅳ. 尾数溢出时结果不一定溢出

A. 仅Ⅱ、Ⅲ

B. 仅Ⅰ、Ⅱ、Ⅳ

C. 仅Ⅰ、Ⅲ、Ⅳ

D. Ⅰ、Ⅱ、Ⅲ、Ⅳ

C语言中的类型转换¶

【2009-12】一个C语言程序在一台32位机器上运行。程序中定义了三个变量x、y和z，其中x和z为int型，y为short型。当x = 127，y = -9时，执行赋值语句z = x+y后，x、y和z的值分别是（）。

A. x = 0000007FH，y = FFF9H，z = 00000076H

B. x = 0000007FH，y = FFF9H，z = FFFF0076H

C. x = 0000007FH，y = FFF7H，z = FFFF0076H

D. x = 0000007FH，y = FFF7H，z = 00000076H

【2010-14】假定变量i、f和d的数据类型分别为 int、float、double（int 用补码表示，float和 double 分别用 IEEE754单精度和双精度浮点数据格式表示），已知i=785，f=1.5678e3，d=1.5e100，若在32位机器中执行下列关系表达式，则结果为真的是（）。

Ⅰ. i==(int)(float)i

Ⅱ. f==(float)(int)f

Ⅲ. f=(float)(double)f

Ⅳ.(d+f)-d==f

A. 仅Ⅰ和Ⅱ

B. 仅Ⅰ和Ⅲ

C. 仅Ⅱ和Ⅲ

D. 仅Ⅲ和Ⅳ

【2012-13】假定编译器规定int和short型长度分别为32位和16位，执行下列C语言语句：

unsigned short x=65530;
unsigned int y=x;

得到y的机器数为（）。

A. 0000 7FFAH

B. 0000 FFFAH

C. FFFF 7FFAH

D. FFFF FFFAH

【2016-13】有如下C语言程序段

short si = -32767;
unsigned short usi = si;

执行上述两条语句后，usi的值为（）。

A. -32767

B. 32767

C. 32768

D. 32769

【2019-13】考虑以下C语言代码：

unsigned short usi = 65535;
short si = usi;

执行上述程序段后，si的值是（）。

A. -1

B. -32767

C. -32768

D. -65535

【2023-13】若short型变量x=-8190，则x的机器数为（）。

A E002H

B E001H

C 9FFFH

D 9FFEH

【2024-12】C语言代码如下：

int i = 32777;
short si = i
int j = si;

执行上述代码后，j 的值是

A. -32777

B. -32759

C. 32759

D. 32777

第三章存储器层次结构¶

(一)存储器的分类¶

(二)层次化存储器的基本结构¶

【2017-14】某C语言程序段如下：

for (i=0; i<=9; i++) {
    temp=1;
    for (j=0; j<=i; j++) temp*=a[j];
    sum+=temp;
}

下列关于数组a的访问局部性的描述中，正确的是（）。

A. 时间局部性和空间局部性皆有

B. 无时间局部性，有空间局部性

C. 有时间局部性，无空间局部性

D. 时间局部性和空间局部性皆无

(三)半导体随机存取存储器¶

SRAM存储器¶

【2010-16】下列有关RAM和ROM的叙述中，正确的是（）。

Ⅰ. RAM是易失性存储器，ROM是非易失性存储器

Ⅱ. RAM和ROM都采用随机存取方式进行信息访问

Ⅲ. RAM和ROM都可用作Cache

Ⅳ. RAM和ROM都需要进行刷新

A. 仅Ⅰ和Ⅱ

B. 仅Ⅱ和Ⅲ

C. 仅Ⅰ、Ⅱ和Ⅳ

D. 仅Ⅱ、Ⅲ和Ⅳ

解析

答案选 A

解答：

I正确，II正确，不再解释。

在实际应用中，通常使用高速RAM作为Cache，而不使用ROM。III错误。

RAM需要定期进行刷新，以防止数据丢失。这是由于RAM采用了电容来存储数据，而电容会逐渐失去电荷，需要定期重新充电。ROM不需要刷新，因为它使用了固化的存储技术，数据是永久保存的。IV错误。

综上，I和II正确。

本题选A。

【2011-14】下列各类存储器中，不采用随机存取方式的是（）。

A. EPROM

B. CDROM

C. DRAM

D. SRAM

解析

答案选 B

CDROM 采用直接存取方式，注意 CD-ROM 不是 ROM，ROM 特指只读属性的半导体存储器，CDROM 属于光存储器。

DRAM存储器¶

【2014-15】某容量为256MB的存储器由若干4M×8位的DRAM芯片构成，该DRAM芯片的地址引脚和数据引脚总数是（）。

A. 19

B. 22

C. 30

D. 36

【2015-17】下列存储器中，在工作期间需要刷新的是（）。

A. SRAM

B. SDRAM

C. ROM

D. FLASH

【2018-17】假定DRAM芯片中存储阵列的行数为r、列数为c，对于一个2K×1位的DRAM芯片，为保证其地址引脚数最少，并尽量减少刷新开销，则r、c的取值分别是（）。

A. 2048、1

B. 64、32

C. 32、64

D. 1、2048

Flash存储器¶

【2012-16】下列关于闪存（Flash Memory）的叙述中，错误的是（）。

A. 信息可读可写，并且读、写速度一样快

B. 存储元由MOS管组成，是一种半导体存储器

C. 掉电后信息不丢失，是一种非易失性存储器

D. 采用随机访问方式，可替代计算机外部存储器

(四)主存储器¶

DRAM芯片和内存条¶

多模块存储器¶

主存和CPU之间的连接¶

【2009-15】某计算机主存容量为64KB，其中ROM区为4KB，其余为RAM区，按字节编址。现要用2K×8位的ROM芯片和4K×4位的RAM芯片来设计该存储器，则需要上述规格的ROM芯片数和RAM芯片数分别是（）。

A. 1、15

B. 2、15

C. 1、30

D. 2、30

【2010-15】假定用若干个2K×4位的芯片组成一个8K×8位的存储器，则地址0B1FH所在芯片的最小地址是（）。

A. 0000H

B. 0600H

C. 0700H

D. 0800H

【2011-15】某计算机存储器按字节编址，主存地址空间大小为64MB，现用4M×8位的RAM芯片组成32MB的主存储器，则存储器地址寄存器MAR的位数至少是（）。

A. 22位

B. 23位

C. 25位

D. 26位

【2015-18】某计算机使用4体交叉编址存储器，假定在存储器总线上出现的主存地址（十进制）序列为8005，8006，8007，8008，8001，8002，8003，8004，8000，则可能发生访存冲突的地址对是（）。

A. 8004和8008

B. 8002和8007

C. 8001和8008

D. 8000和8004

【2016-16】某存储器容量为64KB，按字节编址，地址4000H～5FFFH为ROM区，其余为RAM区。若采用8K×4位的SRAM芯片进行设计，则需要该芯片的数量是（）。

A. 7

B. 8

C. 14

D. 16

【2017-13】某计算机主存按字节编址，由4个64M×8位的DRAM芯片采用交叉编址方式构成，并与宽度为32位的存储器总线相连，主存每次最多读写32位数据。若double型变量x的主存地址为804001AH，则读取x需要的存储周期数是（）。

A. 1

B. 2

C. 3

D. 4

【2021-15】某计算机的存储器总线中有24位地址线和32位数据线，按字编址，字长为32位。若000000H~3FFFFFH为RAM区，则需要512K×8位的RAM芯片数为（）。

A. 8

B. 16

C. 32

D. 64

【2022-17】某内存条包含8个8192×8192×8位的DRAM芯片，按字节编址，支持突发传送方式，对应存储器总线宽度为64位，每个DRAM芯片内有一个行缓冲区。下列关于该内存条的叙述中，不正确的是（）。

A. 内存条的容量为512MB

B. 采用多模块交叉编址方式

C. 芯片的地址引脚为26位

D. 芯片内行缓冲有8192×8位

【2023-15】某计算机的 CPU 有 30 根地址线，按字节编址，CPU 和主存芯片连接时，要求主存芯片占满所有可能存储地址空间，并且 RAM 区和 ROM 区所分配的空间大小比为 3:1，若 RAM 在连续低地址区，ROM 在连续高地址区，则 ROM 的地址范围（）。

A. 00000000H~0FFFFFFFH

B. 10000000H~2FFFFFFFH

C. 30000000H~3FFFFFFFH

D. 40000000H~4FFFFFFFH

(五)外部存储器¶

1.磁盘存储器¶

【2013-20】下列选项中，用于提高RAID可靠性的措施有

I. 磁盘镜像

Ⅱ. 条带化

Ⅲ. 奇偶校验

Ⅳ. 增加Cache机制

A. 仅I、Ⅱ

B. 仅I、Ⅲ

C. 仅I、Ⅲ和Ⅳ

D. 仅Ⅱ、Ⅲ和Ⅳ

【2013-21】某磁盘的转速为10000rpm，平均寻道时间是6ms，磁盘传输速率是20MB/s，磁盘控制器延时为0.2ms，读取一个4KB的扇区所需的平均时间约为（）。

A. 9ms

B. 9.4ms

C. 12ms

D. 12.4ms

【2015-20】若磁盘转速为7200rpm，平均寻道时间为8ms，每个磁道包含1000个扇区，则访问一个扇区的平均存取时间大约是（）。

A. 8.1ms

B. 12.2ms

C. 16.3ms

D. 20.5ms

【2019-20】下列关于磁盘存储器的叙述中，错误的是（）。

A. 磁盘的格式化容量比非格式化容量小

B. 扇区中包含数据、地址和校验等信息

C. 磁盘存储器的最小读写单位为一字节

D. 磁盘存储器由磁盘控制器、磁盘驱动器和盘片组成

2.固态硬盘(SSD)¶

(六)高速缓冲存储器(Cache)¶

Cache的基本原理¶

【2009-21】假设某计算机的存储系统由Cache和主存组成。某程序执行过程中访存1000次，其中访问Cache缺失（未命中）50次，则Cache的命中率是（）。

A. 5%

B. 9.5%

C. 50%

D. 95%

【2014-16】采用指令Cache与数据Cache分离的主要目的是（）。

A. 降低Cache的缺失损失

B. 提高Cache的命中率

C. 降低CPU平均访存时间

D. 减少指令流水线资源冲突

Cache和主存之间的映射方式¶

Cache中主存块的替换算法¶

Cache写策略¶

【2009-14】某计算机的Cache共有16块，采用2路组相联映射方式（即每组2块）。每个主存块大小为32字节，按字节编址。主存129号单元所在主存块应装入到的Cache组号是（）。

A. 0

B. 2

C. 4

D. 6

【2012-17】假设某计算机按字编址，Cache有4个行，Cache和主存之间交换的块大小为1个字。若Cache的内容初始为空，采用2路组相联映射方式和LRU替换策略。访问的主存地址依次为 0,4,8,2,0,6,8,6,4,8 时，命中Cache的次数是（）。

A. 1

B. 2

C. 3

D. 4

【2015-15】假定主存地址位数为32位，按字节编址，主存和Cache之间采用直接映射方式，主存块大小为4个字，每字32位，写操作时采用回写 (Write Back) 方式，则能存放4K字数据的Cache的总容量的位数至少是（）。

A. 146K

B. 147K

C. 148K

D. 158K

【2016-15】有如下 C 语言程序段：

for (k = 0; k < 1000; k++)
     a[k] = a[k] + 32;

若数组 a 以及变量 k 均为 int 型，int 型数据占 4B，数据 Cache 采用直接映射方式，数据区大小是 1KB，块大小是 16B，该程序段执行前 Cache 为空，则该程序段执行过程中，访问数组 a 的 Cache 的缺失率是（）。

A. 1.25%

B. 2.5%

C. 12.5%

D. 25%

【2021-16】若计算机主存地址为32位，按字节编址，Cache数据区大小为32KB，主存块大小为32B，采用直接映射方式和回写（Write Back）策略，则Cache行的位数至少是（）。

A. 275

B. 274

C. 258

D. 257

【2022-16】某计算机主存地址为32位，按字节编址，某Cache的数据区容量为32KB，主存块大小为64B，采用8路组相联映射方式，该Cache中比较器的个数和位数分别为（）。

A. 8，20

B. 8，23

C. 64，20

D. 64，23

(七)虚拟存储器¶

Tip

虚拟存储器的基本概念
页式虚拟存储器:基本原理，页表，地址转换，TLB(快表)
段式虚拟存储器的基本原理
段页式虚拟存储器的基本原理

【2010-17】下列命中组合情况中，一次访存过程中不可能发生的是（）。

A. TLB未命中，Cache未命中，Page未命中

B. TLB未命中，Cache命中，Page命中

C. TLB命中，Cache未命中，Page命中

D. TLB命中，Cache命中，Page未命中

【2013-16】某计算机主存地址空间大小为256MB，按字节编址。虚拟地址空间大小为4GB，采用页式存储管理，页面大小为4KB，TLB（快表）采用全相联映射，有4个页表项，内容如下表所示。

$\begin{array}{cccc}\text{有效位}&\text{标记}&\text{页框号}&\text{...}\\\hline 0&\text{FF180H}&\text{0002H}&\text{...}\\ 1&\text{3FFF1H}&\text{00352H}&\text{...}\\ 0&\text{02FF3H}&\text{0351H}&\text{...}\\ 1&\text{03FFFH}&\text{0153H}&\text{...}\\ \end{array}$

则对虚拟地址03FFF180H进行虚实地址变换的结果是（）。

A. 0153180H

B. 0035180H

C. TLB缺失

D. 缺页

【2015-16】假定编译器将赋值语句“x=x+3;”转换为指令“add xaddr, 3”，其中xaddr是x对应的存储单元地址。若执行该指令的计算机采用页式虚拟存储管理方式，并配有相应的TLB，且Cache使用直写 (Write Trough)方式，则完成该指令功能需要访问主存的次数至少是（）。

A. 0

B. 1

C. 2

D. 3

【2019-14】下列关于缺页处理的叙述中，错误的是（）。

A. 缺页是在地址转换时CPU检测到的一种异常

B. 缺页处理由操作系统提供的缺页处理程序来完成

C. 缺页处理程序根据页故障地址从外存读入所缺失的页

D. 缺页处理完成后回到发生缺页的指令的下一条指令执行

【2020-15】下列关于TLB和Cache的叙述中，错误的是（）。

A. 命中率都与程序局部性有关

B. 缺失后都需要去访问主存

C. 缺失处理都可以由硬件实现

D. 都由DRAM存储器组成

【2022-15】某计算机主存地址为24位，采用分页虚拟存储管理方式，虚拟地址空间大小为4GB，页大小为4KB，按字节编址。某进程的页表部分内容如下表所示。当CPU访问虚拟地址00082840H，虚-实地址转换的结果是（）。

$\begin{array} {|c|c|c|}\hline \text{虚页号}&\text{实页号（页框号）}&\text{存在位}\\\hline \text{82}&\text{024H}&0\\\hline \dots&\dots&\dots\\\hline \text{129}&\text{180H}&1\\\hline \text{130}&\text{018H}&1\\\hline \end{array}$

A. 得到主存地址02 4840H

B. 得到主存地址18 0840H

C. 得到主存地址01 8840H

D. 检测到缺页异常

【2024-16】对于页式虚拟存储管理系统，下列关于存储器层次结构的叙述中，错误的是

A. Cache-主存层次的交换单位为主存块，主存-外存层次交换单位为页

B. Cache-主存层次替换算法由硬件实现，主存-外存层次替换算法由软件实现

C. Cache-主存层次可采用回写法写策略，主存-外存层次通常采用回写法写策略

D. Cache-主存层次可采用直接映射方式，主存-外存层次通常采用直接映射方式

【2024-17】某计算机按字节编址，采用页式虚拟存储管理方式，虚拟地址为32位，主存地址为30位，页大小为1 KB。若TLB共有32个表项，采用4路组相联映射方式，则 TLB 表项在标记字段的位数至少是

A. 17

B. 18

C. 19

D. 20

【2024-18】下列事件，不是在 MMU 地址转换过程中检测的是

A. 访问越权

B. Cache 缺失

C. 页面缺失

D. TLB缺失

第四章指令系统¶

(一)指令系统的基本概念¶

(二)指令格式¶

【2017-16】某计算机按字节编址，指令字长固定且只有两种指令格式，其中三地址指令29条，二地址指令107条，每个地址字段为6位，则指令字长至少应该是（）。

A. 24位

B. 26位

C. 28位

D. 32位

【2022-19】设计某指令系统时，假设采用16位定长指令字格式，操作码使用扩展编码方式，地址码为6位，包含零地址、一地址和二地址3种格式的指令。若二地址指令有12条，一地址指令有254条，则零地址指令的条数最多为（）。

A. 0

B. 2

C. 64

D. 128

(三)寻址方式¶

【2009-16】某机器字长16位，主存按字节编址，转移指令采用相对寻址，由两个字节组成，第一字节为操作码字段，第二字节为相对位移量字段。假定取指令时，每取一个字节PC自动加1。若某转移指令所在主存地址为2000H，相对位移量字段的内容为06H，则该转移指令成功转移后的目标地址是（）。

A. 2006H

B. 2007H

C. 2008H

D. 2009H

【2011-16】偏移寻址将某个寄存器内容与一个形式地址相加而生成有效地址。下列寻址方式中，不属于偏移寻址方式的是（）。

A.间接寻址

B.基址寻址

C.相对寻址

D.变址寻址

【2013-17】假设变址寄存器R的内容为1000H，指令中的形式地址为2000H；地址1000H中的内容为2000H，地址2000H中的内容为3000H，地址，3000H的内容为4000H，则变址寻址方式下访问到的操作数是（）。

A. 1000H

B. 2000H

C. 3000H

D. 4000H

【2014-17】某计算机有16个通用寄存器，采用32位定长指令字，操作码字段（含寻址方式位）为8位，Store指令的源操作数和目的操作数分别采用寄存器直接寻址和基址寻址方式。若基址寄存器可使用任一通用寄存器，且偏移量用补码表示，则Store指令中偏移量的取值范围是（）。

A. -32768~+32767

B. -32767+~32768

C. -65536~+65535

D. -155535~+65536

【2016-17】某指令格式如下所示。$\begin{array}{|c|c|c|c|}\hline\text{OP}&\text{M}&\text{I}&\text{D}\\\hline\end{array}$，其中M为寻址方式，I为变址寄存器编号，D为形式地址。若采用先变址后间址的寻址方式，则操作数的有效地址是（）。

A. I+D

B. (I)+D

C. ((I)+D)

D. ((I))+D

【2017-15】下列寻址方式中，最适合按下标顺序访问一维数组元素的是（）。

A. 相对寻址

B. 寄存器寻址

C. 直接寻址

D. 变址寻址

【2018-18】按字节编址的计算机中，某double型数组A的首地址为2000H，使用变址寻址和循环结构访问数组A，保存数组下标的变址寄存器初值为0，每次循环取一个数组元素，其偏移地址为变址值乘以sizeof(double)，取完后变址寄存器内容自动加1。若某次循环所取元素的地址为2100H，则进入该次循环时变址寄存器的内容是（）。

A. 25

B. 32

C. 64

D. 100

【2019-15】某计算机采用大端方式，按字节编址。某指令中操作数的机器数为1234 FF00H，该操作数采用基址寻址方式，形式地址（用补码表示）为FF12H，基址寄存器的内容为F000 0000H，则该操作数的LSB（最低有效字节）所在的地址是（）。

A. F000 FF12H

B. F000 FF15H

C. EFFF FF12H

D. EFFF FF15H

【2020-16】某计算机采用16位定长指令字格式，操作码位数和寻址方式位数固定，指令系统有48条指令，支持直接、间接、立即、相对4种寻址方式。单地址指令中，直接寻址方式的可寻址范围是（）。

A. 0~255

B. 0~1023

C. -128~127

D. -512~511

【2023-17】某运算类型指令中有一个地址码为通用寄存器编号，对应通用寄存器中存放的是操作数或操作数地址，CPU 区分两者的依据是（）。

A. 操作数的寻址方式

B. 操作数的编码方式

C. 通用寄存器的编号

D. 通用寄存器的内容

(四)数据的对齐和大/小端存放方式¶

【2012-15】某计算机存储器按字节编址，采用小端方式存放数据。假定编译器规定int型和short型长度分别为32位和16位，并且数据按边界对齐存储。某C语言程序段如下：

struct {
    int a;
    char b;
    short c;
} record;
record.a=273;

若record变量的首地址为0xC008，则地址0xC008中内容及record.c的地址分别为（）。

A. 0x00、0xC00D

B. 0x00、0xC00E

C. 0x11、0xC00D

D. 0x11、0xC00E

【2016-14】某计算机字长为32位，按字节编址，采用小端 (Little Endian) 方式存放数据，假定有一个double型变量，其机器数表示为1122 3344 5566 7788H存放在0000 8040H开始的连续存储单元中，则存储单0000 8046H中存放的是（）。

A. 22H

B. 33H

C. 66H

D. 77H

【2018-15】某32位计算机按字节编址，采用小端（Little Endian）方式。若语令“int i=0”对应指令的机器代码为“C7 45 FC 00 00 00 00”，则语句“int i=-64”对应指令的机器代码是（）。

A. C7 45 FC C0 FF FF FF

B. C7 45 FC 0C FF FF FF

C. C7 45 FC FF FF FF C0

D. C7 45 FC FF FF FF 0C

【2020-14】在按字节编址采用小端方式的32位计算机中，按边界对齐方式为以下C语言结构型变量a分配存储空间。

struct record{
    short x1;
    int x2;
}a;

若a的首地址为2020FE00H，a的成员变量x2的机器数为12340000H，则其中34H所在的存储单元的地址是（）。

A. 2020FE03H

B. 2020FE04H

C. 2020FE05H

D. 2020FE06H

(五)CISC和RISC的基本概念¶

【2009-17】下列关于RISC的叙述中，错误的是（）。

A. RISC普遍采用微程序控制器

B. RISC大多数指令在一个时钟周期内完成

C. RISC的内部通用寄存器数量相对CISC多

D. RISC的指令数、寻址方式和指令格式种类相对CISC少

(六)高级语言程序与机器级代码之间的对应¶

Tip

编译器，汇编器和链路器的基本概念
选择结构语句的机器级表示
循环结构语句的机器级表示
过程(函数)调用对应的机器级表示

【2022-20】将高级语言源程序转换为可执行目标文件的主要过程是（）。

A. 预处理→编译→汇编→链接

B. 预处理→汇编→编译→链接

C. 预处理→编译→链接→汇编

D. 预处理→汇编→链接→编译

第五章中央处理器¶

(一)CPU的功能和基本结构¶

【2010-18】下列寄存器中，汇编语言程序员可见的是（）。

A. 存储器地址寄存器（MAR）

B. 程序计数器（PC）

C. 存储器数据寄存器（MDR）

D. 指令寄存器（IR）

【2016-18】某计算机主存空间为4GB，字长为32位，按字节编址，采用32位定长指令字格式，若指令按字边界对齐存放，则程序计数器 (PC) 和指令寄存器 (IR) 的位数至少分别是（）。

A. 30、30

B. 30、32

C. 32、30

D. 32、32

【2019-16】下列有关处理器时钟脉冲信号的叙述中，错误的是（）。

A. 时钟脉冲信号由机器脉冲源发出的脉冲信号经整形和分频后形成

B. 时钟脉冲信号的宽度称为时钟周期，时钟周期的倒数为机器主频

C. 时钟周期以相邻状态单元间组合逻辑电路的最大延迟为基准确定

D. 处理器总是在每来一个时钟脉冲信号时就开始执行一条新的指令

【2021-17】下列存储器中，汇编语言程序员可见的是（）。

Ⅰ. 指令寄存器

Ⅱ. 微指令寄存器

Ⅲ. 基址寄存器

Ⅳ. 标志状态寄存器

A. 仅Ⅰ、Ⅱ

B. 仅Ⅰ、IV

C. 仅Ⅱ、Ⅳ

D. 仅Ⅲ、Ⅳ

(二)指令执行过程¶

【2011-19】假定不采用Cache和指令预取技术，且机器处于“开中断”状态，则在下列有关指令执行的叙述中，错误的是（）。

A. 每个指令周期中CPU都至少访问内存一次

B. 每个指令周期一定大于或等于一个CPU时钟周期

C. 空操作指令的指令周期中任何寄存器的内容都不会被改变

D. 当前程序在每条指令执行结束时都可能被外部中断打断

【2019-17】某指令功能为R[r2]←R[r1]+M[R[r0]]，其两个源操作数分别采用寄存器、寄存器间接寻址方式。对于下列给定部件，该指令在取数及执行过程中需要用到的是（）。

Ⅰ. 通用寄存器组（GPRs）

Ⅱ. 算术逻辑单元（ALU）

Ⅲ. 存储器（Memory）

Ⅳ. 指令译码器（ID）

A. 仅Ⅰ、Ⅱ

B. 仅Ⅰ、Ⅱ、Ⅲ

C. 仅Ⅱ、Ⅲ、Ⅳ

D. 仅Ⅰ、Ⅲ、Ⅳ

【2024-13】通常情况下，将汇编语言程序中实现特定功能的指令序列定义为一条伪指令 (pseudoinstruction)，下列选项中，CPU 能理解并直接执行的是

I. 伪指令

II. 微指令

III. 机器指令

IV. 汇编指令

A. 仅I和IV

B. 仅II和III

C. 仅III和IV

D. 仅I、III和IV

(三)数据通路的功能和基本结构¶

【2010-12】下列选项中，能缩短程序执行时间的措施是（）。

Ⅰ. 提高CPU时钟频率

Ⅱ. 优化数据通路结构

Ⅲ. 对程序进行编译优化

A. 仅Ⅰ和Ⅱ

B. 仅Ⅰ和Ⅲ

C. 仅Ⅱ和Ⅲ

D. Ⅰ、Ⅱ和Ⅲ

【2016-20】单周期处理器中所有指令的指令周期为一个时钟周期。下列关干单周期处理器的叙述中，错误的是（）。

A. 可以采用单总线结构数据通路

B. 处理器时钟频率较低

C. 在指令执行过程中控制信号不变

D. 每条指令的CPI为1

【2021-18】下列关于数据通路的叙述中，错误的是（）。

A. 数据通路包含ALU等组合逻辑（操作）元件

B. 数据通路包含寄存器等时序逻辑（状态）元件

C. 数据通路不包含用于异常事件检测及响应的电路

D. 数据通路中的数据流动路径由控制信号进行控制

【2023-18】数据通路由组合逻辑元件（操作元件）和时序逻辑元件（状态元件）组成。下列给出的元件中，属于操作元件的是（）。

I. 算术逻辑部件（ALU）

II. 程序计数器（PC）

III. 通用寄存器组（GPRs）

IV. 多路选择题（MUX）

A. 仅I、II

B. 仅I、IV

C. 仅II、III

D. 仅I、II、IV

(四)控制器的功能和工作原理¶

【2009-19】相对于微程序控制器，硬布线控制器的特点是（）。

A. 指令执行速度慢，指令功能的修改和扩展容易

B. 指令执行速度慢，指令功能的修改和扩展难

C. 指令执行速度快，指令功能的修改和扩展容易

D. 指令执行速度快，指令功能的修改和扩展难

【2012-18】某计算机的控制器采用微程序控制方式，微指令中的操作控制字段采用字段直接编码法，共有33个微命令，构成5个互斥类，分别包含7、3、12、5和6个微命令，则操作控制字段至少有（）。

A. 5位

B. 6位

C. 15位

D. 33位

【2014-18】某计算机采用微程序控制器，共有32条指令，公共的取指令微程序包含2条微指令，各指令对应的微程序平均由4条微指令组成，采用断定法（下地址字段法）确定下条微指令地址，则微指令中下地址字段的位数至少是（）。

A. 5

B. 6

C. 8

D. 9

【2017-18】下列关于主存储器（MM）和控制存储器（CS）的叙述中，错误的是（）。

A. MM在CPU外，CS在CPU内

B. MM按地址访问，CS按内容访问

C. MM存储指令和数据，CS存储微指令

D. MM用RAM和ROM实现，CS用ROM实现

(五)异常和中断机制¶

异常和中断的基本概念¶

异常和中断的分类¶

【2009-22】下列选项中，能引起外部中断的事件是（）。

A. 键盘输入

B. 除数为0

C. 浮点运算下溢

D. 访存缺页

异常和中断的检测与响应¶

【2010-21】单级中断系统中，中断服务程序内的执行顺序是（）单级中断系统中，中断服务程序内的执行顺序是（）。

Ⅰ保护现场 Ⅱ开中断 Ⅲ 关中断 Ⅳ保护断点 Ⅴ中断事件处理 Ⅵ 恢复现场 Ⅶ 中断返回

A. Ⅰ→Ⅴ→Ⅵ→Ⅱ→Ⅶ

B. Ⅲ→Ⅰ→Ⅴ→Ⅶ

C. Ⅲ→Ⅳ→Ⅴ→Ⅵ→Ⅶ

D. Ⅳ→Ⅰ→Ⅴ→Ⅵ→Ⅶ

【2012-22】响应外部中断的过程中，中断隐指令完成的操作，除保护断点外，还包括（）。

Ⅰ. 关中断

Ⅱ. 保存通用寄存器的内容

Ⅲ. 形成中断服务程序入口地址并送PC

A. 仅Ⅰ、Ⅱ

B. 仅Ⅰ、Ⅲ

C. 仅Ⅱ、Ⅲ

D. Ⅰ、Ⅱ、Ⅲ

【2015-22】内部异常（内中断）可分为故障（fault）、陷阱（trap）和终止（abort）三类。下列有关内部异常的叙述中，错误的是（）。

A. 内部异常的产生与当前执行指令相关

B. 内部异常的检测由CPU内部逻辑实现

C. 内部异常的响应发生在指令执行过程中

D. 内部异常处理后返回到发生异常的指令继续执行

【2015-23】处理外部中断时，应该由操作系统保存的是（）。

A. 程序计数器 (PC) 的内容

B. 通用寄存器的内容

C. 快表 (TLB) 中的内容

D. Cache中的内容

【2015-24】假定下列指令已装入指令寄存器，则执行时不可能导致CPU从用户态变为内核态（系统态）的是（）。

A. DIV R0, R1 ；(R0) / (R1) → R0

B. INT n ；产生软中断

C. NOT R0 ；寄存器R0的内容取非

D. MOV R0, addr ；把地址addr处的内存数据放入寄存器R0中

【2020-18】下列关于“自陷”（Trap，也称陷阱）的叙述中，错误的是（）。

A. 自陷是通过陷阱指令预先设定的一类外部中断事件

B. 自陷可用于实现程序调试时的断点设置和单步跟踪

C. 自陷发生后CPU将转去执行操作系统内核相应程序

D. 自陷处理完成后返回到陷阱指令的下一条指令执行

【2020-20】下列事件中，属于外部中断事件的是（）。

Ⅰ. 访存时缺页

Ⅱ. 定时器到时

Ⅲ. 网络数据包到达

A. 仅Ⅰ、Ⅱ

B. 仅Ⅰ、Ⅲ

C. 仅Ⅱ、Ⅲ

D. Ⅰ、Ⅱ和Ⅲ

【2020-21】外部中断包括不可屏蔽中断（NMI）和可屏蔽中断，下列关于外部中断的叙述中，错误的是（）。

A. CPU处于关中断状态时，也能响应NMI请求

B. 一旦可屏蔽中断请求信号有效，CPU将立即响应

C. 不可屏蔽中断的优先级比可屏蔽中断的优先级高

D. 可通过中断屏蔽字改变可屏蔽中断的处理优先级

【2023-21】下列关于硬件和异常/中断关系的叙述中，错误的是（）。

A. CPU 在执行一条指令过程中检测异常事件

B. CPU 在执行完一条指令时检测中断请求信号

C. 开中断中 CPU 检测到中断请求后就进行中断响应

D. 外部设备通过中断控制器向 CPU 发中断结束信号

(六)指令流水线¶

指令流水线的基本概念¶

【2009-18】某计算机的指令流水线由四个功能段组成，指令流经各功能段的时间（忽略各功能段之间的缓存时间）分别为90ns、80ns、70ns和60ns，则该计算机的CPU时钟周期至少是（）。

A. 90ns

B. 80ns

C. 70ns

D. 60ns

【2011-18】下列给出的指令系统特点中，有利于实现指令流水线的是（）。

Ⅰ. 指令格式规整且长度一致

Ⅱ. 指令和数据按边界对齐存放

Ⅲ. 只有Load/Store指令才能对操作数进行存储访问

A. 仅Ⅰ、Ⅱ

B. 仅Ⅱ、Ⅲ

C. 仅Ⅰ、Ⅲ

D. Ⅰ、Ⅱ、Ⅲ

【2013-18】某CPU主频为1.03GHz，采用4级指令流水线，每个段的执行需要1个时钟周期。假定CPU执行了100条指令，在其执行过程中没有发生任何流水线阻塞，此时流水线的吞吐率为（）。

A. $0.25×10^9$ 条指令/秒

B. $0.97×10^9$ 条指令/秒

C. $1.0×10^9$条指令/秒

D. $1.03×10^9$ 条指令/秒

指令流水线的基本实现¶

结构冒险、数据冒险和控制冒险的处理¶

【2010-19】下列选项中，不会引起指令流水线阻塞的是（）。

A. 数据旁路（转发）

B. 数据相关

C. 条件转移

D. 资源冲突

【2014-16】采用指令Cache与数据Cache分离的主要目的是（）。

A. 降低Cache的缺失损失

B. 提高Cache的命中率

C. 降低CPU平均访存时间

D. 减少指令流水线资源冲突

【2016-19】在无转发机制的五段基本流水线中，下列指令序列存在数据冒险的指令对是（）。

I1: add R1, R2, R3; (R2)+(R3)→R1

I2: add R5, R2, R4; (R2)+(R4)→R5

I3: add R4, R5, R3; (R5)+(R3)→R4

I4: add R5, R2, R6; (R2)+(R6)→R5

A. I1 和 I2

B. I2 和 I3

C. I2 和 I4

D. I3 和 I4

超标量和动态流水线的基本概念¶

【2017-17】下列关于超标量流水线特性的叙述中，正确的是（）。

Ⅰ. 能缩短流水线功能段的处理时间

Ⅱ. 能在一个时钟周期内同时发射多条指令

Ⅲ. 能结合动态调度技术提高指令执行并行性

A. 仅Ⅱ

B. 仅Ⅰ、Ⅲ

C. 仅Ⅱ、Ⅲ

D. Ⅰ、Ⅱ和Ⅲ

【2017-19】下列关于指令流水线数据通路的叙述中，错误的是（）。

A. 包含生成控制信号的控制部件

B. 包含算术逻辑运算部件（ALU）

C. 包含通用寄存器组和取指部件

D. 由组合逻辑电路和时序逻辑电路组合而成

【2018-20】若某计算机最复杂指令的执行需要完成5个子功能，分别由功能部件A~E实现，各功能部件所需时间分别为80ps、50ps、50ps、70ps和50ps，采用流水线方式执行指令，流水段寄存器延时为20ps，则CPU时钟周期至少为（）。

A. 60ps

B. 70ps

C. 80ps

D. 100ps

【2019-18】在采用“取指、译码/取数、执行、访存、写回”5段流水线的处理器中，执行如下指令序列，其中s0、s1、s2、s3和t2表示寄存器编号。

I1: add s2,s1,s0 // R[s2]←R[s1]+R[s0]

I2: load s3,0(t2) // R[s3]←M[R[t2]+0]

I3: add s2,s2,s3 // R[s2]←R[s2]+R[s3]

I4: store s2,0(t2) // M[R[t2]+0]←R[s2]

下列指令对中，不存在数据冒险的是（）。

A. I1和I3

B. I2和I3

C. I2和I4

D. I3和I4

【2020-17】下列给出的处理器类型中，理想情况下，CPI为1的是（）。

Ⅰ. 单周期CPU

Ⅱ. 多周期CPU

Ⅲ. 基本流水线CPU

Ⅳ. 超标量流水线CPU

A. 仅Ⅰ、Ⅱ

B. 仅Ⅰ、Ⅲ

C. 仅Ⅱ、Ⅳ

D. 仅Ⅲ、Ⅳ

【2023-19】在采用“取指、译码/取数、执行、访存、写回” 5 段流水线的 RISC 处理器中，执行如下指令序列（第一列为指令序号），其中s0、s1、s2、s3和t2表示寄存器编号。

I1     add s2, s1, s0   // R[s2] ← R[s1] + R[s0]
 I2     load s3, 0(s2)   // R[s3] ← M[R[s2] + 0]
 I3     beq t2, s3, L1   // if R[t2] = R[s3] jump to L1
 I4     addi t2, t2, 20  // R[t2] ← R[t2] + 20
 I5 L1:

若采用转发（旁路）技术处理数据冒险，采用硬件阻塞方式处理控制冒险，则在 I1~I4 执行过程中，发生流水线阻塞的指令有（）。

A. 仅 I3

B. 仅 I2、I4

C. 仅 I3、I4

D. 仅 I2、I3、I4

【2024-19】在采用“取指、译码/取数、执行、访存、写回” 5 段流水线的 RISC 处理器中，下列关于指令流水线数据冒险处理的叙述中，错误的是

A. 相邻两条指令中的操作数相关可能引起数据冒险

B. 在数据相关的指令间插入“气泡”能避免数据冒险

C. 所有数据冒险都可以通过加入转发（旁路）电路解决

D. 所有数据冒险都能通过调整指令顺序和插入 nop 指令解决

(七)多处理器基本概念¶

Tip

SISDLSIMD、MIMD、向量处理器的基本概念
硬件多线程的基本概念
多核处理器(multi-core)的基本概念
共享内存多处理器(SMP)的基本概念

【2022-22】下列关于并行处理技术的叙述中，不正确的是（）。

A. 多核处理器属于MIMD结构

B. 向量处理器属于SIMD结构

C. 硬件多线程技术只可用于多核处理器

D. SMP中所有处理器共享单一物理地址空间

第六章总线和输入/输出系统¶

(一)总线¶

总线的基本概念¶

【2010-20-以后不会考这种】下列选项中的英文缩写均为总线标准的是（）。

A. PCI、CRT、USB、EISA

B. ISA、CPI、VESA、EISA

C. ISA、SCSI、RAM、MIPS

D. ISA、EISA、PCI、PCI-Express

总线的组成及性能指标¶

【2009-20】假设某系统总线在一个总线周期中并行传输4字节信息，一个总线周期占用2个时钟周期，总线时钟频率为10 MHz，则总线带宽是（）。

A. 10MB/s

B. 20MB/s

C. 40MB/s

D. 80MB/s

【2010-22】假定一台计算机的显示存储器用DRAM芯片实现，若要求显示分辨率为1600×1200，颜色深度为24位，帧频为85Hz，显存总带宽的50%用来刷新屏幕，则需要的显存总带宽至少约为（）。

A.245Mbps

B.979Mbps

C.1958Mbps

D.7834Mbps

【2012-19】某同步总线的时钟频率为100MHz，宽度为32位，地址/数据线复用，每传输一个地址或数据占用一个时钟周期。若该总线支持突发（猝发）传输方式，则一次“主存写”总线事务传输128位数据所需要的时间至少是（）。

A. 20ns

B. 40ns

C. 50ns

D. 80ns

【2012-20】下列关于USB总线特性的描述中，错误的是（）。

A. 可实现外设的即插即用和热插拔

B. 可通过级联方式连接多台外设

C. 是一种通信总线，可连接不同外设

D. 同时可传输2位数据，数据传输率高

【2012-21】下列选项中，在I/O总线的数据线上传输的信息包括（）。

Ⅰ. I/O接口中的命令字

Ⅱ. I/O接口中的状态字

Ⅲ. 中断类型号

A. 仅Ⅰ、Ⅱ

B. 仅Ⅰ、Ⅲ

C. 仅Ⅱ、Ⅲ

D. Ⅰ、Ⅱ、Ⅲ

【2013-19】下列选项中，用于设备和设备控制器（I/O接口）之间互连的接口标准是（）。

A. PCI

B. USB

C. AGP

D. PCI-Express

【2014-19】某同步总线采用数据线和地址线复用方式，其中地址/数据线有32根，总线时钟频率为66MHz，每个时钟周期传送两次数据（上升沿和下降沿各传送一次数据），该总线的最大数据传输率（总线带宽）是（）。

A. 132MB/s

B. 264MB/s

C. 528MB/s

D. 1056MB/s

【2014-20】一次总线事务中，主设备只需给出一个首地址，从设备就能从首地址开始的若干连续单元读出或写入多个数据。这种总线事务方式称为（）。

A. 并行传输

B. 串行传输

C. 突发传输

D. 同步传输

【2015-19】下列有关总线定时的叙述中，错误的是（）。

A. 异步通信方式中，全互锁协议最慢

B. 异步通信方式中，非互锁协议的可靠性最差

C. 同步通信方式中，同步时钟信号可由各设备提供

D. 半同步通信方式中，握手信号的采样由同步时钟控制

【2016-21】下列关于总线设计的叙述中，错误的是（）。

A. 并行总线传输比串行总线传输速度快

B. 采用信号线复用技术可减少信号线数量

C. 采用突发传输方式可提高总线数据传输率

D. 采用分离事务通信方式可提高总线利用率

【2017-20】下列关于多总线结构的叙述中，错误的是（）。

A. 靠近CPU的总线速度较快

B. 存储器总线可支持突发传送方式

C. 总线之间须通过桥接器相连

D. PCI-Express×16采用并行传输方式

【2018-21】下列选项中，可提高同步总线数据传输率的是（）。

Ⅰ. 增加总线宽度

Ⅱ. 提高总线工作频率

Ⅲ. 支持突发传输

Ⅳ. 采用地址/数据线复用

A. 仅Ⅰ、Ⅱ

B. 仅Ⅰ、Ⅱ、Ⅲ

C. 仅Ⅲ、Ⅳ

D. Ⅰ、Ⅱ、Ⅲ和Ⅳ

【2019-19】假定一台计算机采用3通道存储器总线，配套的内存条型号为DDR3-1333，即内存条所接插的存储器总线的工作频率为1333MHz，总线宽度为64位，则存储器总线的总带宽大约是（）。

A. 10.66GBps

B. 32GBps

C. 64GBps

D. 96GBps

【2020-19】QPI总线是一种点对点全双工同步串行总线，总线上的设备可同时接收和发送信息，每个方向可同时传输20位信息（16位数据+4位校验位），每个QPI数据包有80位信息，分2个时钟周期传送，每个时钟周期传递2次。因此，QPI总线带宽为：每秒传送次数×2B×2。若QPI时钟频率为2.4GHz，则总线带宽为（）。

A. 4.8GB/s

B. 9.6GB/s

C. 19.2GB/s

D. 38.4GB/s

【2021-19】下列关于总线的叙述中，错误的是（）。

A. 总线是在两个或多个部件之间进行数据交换的传输介质

B. 同步总线由时钟信号定时，时钟频率不一定等于工作频率

C. 异步总线由握手信号定时，一次握手过程完成一位数据交换

D. 突发（Burst）传送总线事务可以在总线上连续传送多个数据

【2023-20】某存储器总线宽度为 64 位，总线时钟频率为 1GHZ，在总线上传输一个数据或地址需要一个的时钟周期，不支持突发传送方式，若通过该总线连接 CPU 和主存，主存每次准备一个 64 位数据需要 6ns，主存块大小为 32B，则读取一个主存块需要的时间为（）。

A. 8ns

B. 11ns

C. 26ns

D. 32ns

【2024-20】某存储器总线的时钟频率为 420 MHz，总线宽度为 64 位，每个时钟周期传送2次数据；其总线事务支持突发传送方式，最多传送8次数据，第1个时钟周期传送地址和读/写命令，从第4个至第7个时钟周期连续传送8次数据。该总线的总线带宽（最大传输速率）为

A. 3.84 GB/s

B. 6.72 GB/s

C. 30.72 GB/s

D. 53.76 GB/s

3 . 总线事务和定时¶

(二)/O接口(I/O控制器¶

I/O接口的功能和基本结构¶

【2011-20】系统总线的数据线上，不可能传输的是（）。

A. 指令

B. 操作数

C. 握手（应答）信号

D. 中断类型号

【2014-21】下列有关I/O接口的叙述中，错误的是（）。

A. 状态端口和控制端口可以合用同一个寄存器

B. I/O接口中CPU可访问的寄存器称为I/O端口

C. 采用独立编址方式时，I/O端口地址和主存地址可能相同

D. 采用统一编址方式时，CPU不能用访存指令访问I/O端口

I/O端口及其编址¶

【2017-21】I/O指令实现的数据传送通常发生在（）。

A. I/O设备和I/O端口之间

B. 通用寄存器和I/O设备之间

C. I/O端口和I/O端口之间

D. 通用寄存器和I/O端口之间

【2021-20】下列选项中不属于I/O接口的是（）。

A. 磁盘驱动器

B. 打印机适配器

C. 网络控制器

D. 可编程中断控制器

(三)I/O方式¶

程序查询方式¶

【2011-22】某计算机处理器主频为50MHz，采用定时查询方式控制设备A的I/O，查询程序运行一次所用的时钟周期数至少为500。在设备A工作期间，为数据不丢失，每秒需对其查询至少200次，则CPU用于设备A的I/O的时间占整个CPU时间的百分比至少是（）。

A. 0.02%

B. 0.05%

C. 0.20%

D. 0.50%

程序中断方式¶

中断的基本概念

中断响应过程

中断处理过程

多重中断和中断屏蔽的概念

【2010-21】单级中断系统中，中断服务程序内的执行顺序是（）.

Ⅰ保护现场 Ⅱ开中断 Ⅲ 关中断 Ⅳ保护断点 Ⅴ中断事件处理 Ⅵ 恢复现场 Ⅶ 中断返回

A. Ⅰ→Ⅴ→Ⅵ→Ⅱ→Ⅶ

B. Ⅲ→Ⅰ→Ⅴ→Ⅶ

C. Ⅲ→Ⅳ→Ⅴ→Ⅵ→Ⅶ

D. Ⅳ→Ⅰ→Ⅴ→Ⅵ→Ⅶ

【2011-21】某计算机有五级中断$$ L4～L0$$，中断屏蔽字为 $$M_4M_3M_2M_1M_0$$， $$M_i=1(0≤i≤4)$$表示对 $$L_i$$级中断进行屏蔽。若中断响应优先级从高到低的顺序是 $$L_0→L_1→L_2→L_3→L_4$$，且要求中断处理优先级从高到低的顺序是 $$L_4→L_0→L_2→L_1→L_3$$，则 $$L_1$$的中断处理程序中设置的中断屏蔽字是（）。

A. 11110

B. 01101

C. 00011

D. 01010

【2013-22】下列关于中断I/O方式和DMA方式比较的叙述中，错误的是（）。

A. 中断I/O方式请求的是方式请求的是CPU处理时间，DMA方式请求的是总线使用权

B. 中断响应发生在一条指令执行结束后，DMA响应发生在一个总线事务完成后

C. 中断I/O方式下数据传送通过软件完成，DMA方式下数据传送由硬件完成

D. 中断I/O方式适用于所有外部设备，DMA方式仅适用于快速外部设备

【2014-22】若某设备中断请求的响应和处理时间为100ns，每400ns发出一次中断请求，中断响应所允许的最长延迟时间为50ns，则在该设备持续工作过程中，CPU用于该设备的I/O时间占整个CPU时间的百分比至少是（）。

A. 12.5%

B. 25%

C. 37.5%

D. 50%

【2015-21】在采用中断I/O方式控制打印输出的情况下，CPU和打印控制接口中的I/O端口之间交换的信息不可能是（）。

A. 打印字符

B. 主存地址

C. 设备状态

D. 控制命令

【2016-22】异常是指令执行过程中在处理器内部发生的特殊事件，中断是来自处理器外部的请求事件。下列关于中断或异常情况的叙述中，错误的是（）。

A. “访存时缺页”属于中断

B. “整数除以0”属于异常

C. “DMA传送结束”属于中断

D. “存储保护错”属于异常

【2017-22】下列关于多重中断系统的叙述中，错误的是（）。

A. 在一条指令执行结束时响应中断

B. 中断处理期间CPU处于关中断状态

C. 中断请求的产生与当前指令的执行无关

D. CPU通过采样中断请求信号检测中断请求

【2018-22】下列关于外部I/O中断的叙述中，正确的是（）。

A. 中断控制器按所接收中断请求的先后次序进行中断优先级排队

B. CPU响应中断时，通过执行中断隐指令完成通用寄存器的保护

C. CPU只有在处于中断允许状态时，才能响应外部设备的中断请求

D. 有中断请求时，CPU立即暂停当前指令执行，转去执行中断服务程序

【2019-21】某设备以中断方式与CPU进行数据交换，CPU主频为1GHz，设备接口中的数据缓冲寄存器为32位，设备的数据传输率为50KBps。若每次中断开销（包括中断响应和中断处理）为1000个时钟周期，则CPU用于该设备输入/输出的时间占整个CPU时间的百分比最多是（）。

A. 1.25%

B. 2.5%

C. 5%

D. 12.5%

【2020-21】外部中断包括不可屏蔽中断（NMI）和可屏蔽中断，下列关于外部中断的叙述中，错误的是（）。

A. CPU处于关中断状态时，也能响应NMI请求

B. 一旦可屏蔽中断请求信号有效，CPU将立即响应

C. 不可屏蔽中断的优先级比可屏蔽中断的优先级高

D. 可通过中断屏蔽字改变可屏蔽中断的处理优先级

【2021-21】异常事件在当前指令执行过程中进行检测，中断请求则在当前指令执行后进行检测。下列事件中。下列事件中，相应处理程序执行后，必须回到当前指令重新执行的是（）。

A. 系统调用

B. 页缺失

C. DMA传送结束

D. 打印机缺纸

【2021-22】下列是关于多重中断系统中CPU响应中断的叙述，其中错误的是（）。

A. 仅在用户态（执行用户程序）下，CPU才能检测和响应中断

B. CPU只有在检测到中断请求信号后，才会进入中断响应周期

C. 进入中断响应周期时，CPU一定处于中断允许（开中断）状态

D. 若CPU检测到中断请求信号，则一定存在未被屏蔽的中断源请求信号

【2022-21】下列关于中断I/O方式的叙述中，不正确的是（）。

A. 适用于键盘、针式打印机等字符型设备

B. 外设和主机之间的数据传送通过软件完成

C. 外设准备数据的时间应小于中断处理时间

D. 外设为某进程准备数据时CPU可运行其他进程

【2023-22】下列关于 I/O 控制方式的叙述中，错误的是（）。

A. 查询方式下，通过 CPU 执行查询程序进行 I/O 操作

B. 中断方式下，通过 CPU 执行中断服务程序进行 I/O 操作

C. DMA 方式下，通过 CPU 执行 DMA 传送程序进行 I/O 操作

D. 对于 SSD、网络适配器等高速设备，采用 DMA 方式输入/输出

【2024-21】下列关于中断I/O方式的叙述中，错误的是

A. 中断屏蔽字用于确定中断响应的优先级

B. 保存断点和程序状态字在中断响应阶段完成

C. 保存通用寄存器和设置新中断屏蔽字由软件实现

D. 单重中断方式下中断处理时 CPU 处于关中断状态

DMA方式¶

DMA控制器的组成

DMA传送过程

【2019-22】下列关于DMA方式的叙述中，正确的是（）。

Ⅰ. DMA传送前由设备驱动程序设置传送参数

Ⅱ. 数据传送前由DMA控制器请求总线使用权

Ⅲ. 数据传送由DMA控制器直接控制总线完成

Ⅳ. DMA传送结束后的处理由中断服务程序完成

A. 仅Ⅰ、Ⅱ

B. 仅Ⅰ、Ⅲ、Ⅳ

C. 仅Ⅱ、Ⅲ、Ⅳ

D. Ⅰ、Ⅱ、Ⅲ、Ⅳ

【2020-22】若设备采用周期挪用DMA方式进行输入和输出，每次DMA传送的数据块大小为512字节，相应的I/O接口中有一个32位数数据缓冲寄存器。对于数据输入过程，下列叙述中，错误的是（）。

A. 每准备好32位数据，DMA控制器就发出一次总线请求

B. 相对于CPU，DMA控制器的总线使用权的优先级更高

C. 在整个数据块的传送过程中，CPU不可以访问主存储器

D. 数据块传送结束时，会产生“DMA传送结束”中断请求

【2024-22】DMA 控制 I/O 方式下，设备的输入/输出由 DMA 控制器控制完成，此时，DMA 控制器控制的数据传输通路位于

A. CPU 和主存之间

B. CPU 和 DMA 控制器之间

C. 设备接口和主存之间

D. 设备接口和 DMA 控制器之间

计组历年真题分类¶

第一章 计算机系统概述¶

(一)计算机系统层次结构¶

(二)计算机性能指标¶

第二章 数据的表示和运算¶

(一)数制与编码¶

(二)运算方法和运算电路¶

(三)整数的表示和运算¶

(四)浮点数的表示和运算¶

浮点数的表示:IEEE 754标准¶

浮点数的加/减运算¶

C语言中的类型转换¶

第三章 存储器层次结构¶

(一)存储器的分类¶

(二)层次化存储器的基本结构¶

(三)半导体随机存取存储器¶

SRAM存储器¶

DRAM存储器¶

Flash存储器¶

(四)主存储器¶

DRAM芯片和内存条¶

多模块存储器¶

主存和CPU之间的连接¶

(五)外部存储器¶

1.磁盘存储器¶

2.固态硬盘(SSD)¶

(六)高速缓冲存储器(Cache)¶

Cache的基本原理¶

Cache和主存之间的映射方式¶

Cache中主存块的替换算法¶

Cache写策略¶

(七)虚拟存储器¶

第四章 指令系统¶

(一)指令系统的基本概念¶

(二)指令格式¶

(三)寻址方式¶

(四)数据的对齐和大/小端存放方式¶

(五)CISC和RISC的基本概念¶

(六)高级语言程序与机器级代码之间的对应¶

第五章 中央处理器¶

(一)CPU的功能和基本结构¶

(二)指令执行过程¶

(三)数据通路的功能和基本结构¶

(四)控制器的功能和工作原理¶

(五)异常和中断机制¶

异常和中断的基本概念¶

异常和中断的分类¶

异常和中断的检测与响应¶

(六)指令流水线¶

指令流水线的基本概念¶

指令流水线的基本实现¶

结构冒险、数据冒险和控制冒险的处理¶

超标量和动态流水线的基本概念¶

(七)多处理器基本概念¶

第六章 总线和输入/输出系统¶

(一)总线¶

总线的基本概念¶

总线的组成及性能指标¶

3 . 总线事务和定时¶

(二)/O接口(I/O控制器¶

I/O接口的功能和基本结构¶

I/O端口及其编址¶

(三)I/O方式¶

程序查询方式¶

程序中断方式¶

DMA方式¶

第一章计算机系统概述¶

第二章数据的表示和运算¶

第三章存储器层次结构¶

第四章指令系统¶

第五章中央处理器¶

第六章总线和输入/输出系统¶