Relax1000 计算机组成原理 · 第5章中央处理器（CPU） · 题目¶

设 PC、MAR、IRA、MDR、Ri等分别表示CPU中的程序计数器、存储器地址寄存器、指令寄存器中的形式地址字段、存储器数据寄存器和通用寄存器。从寻址方式的角度考虑，以下可能存在的操作是（）。
I. MAR ←Ad（IR）
II. MAR ←(PC)
III. MAR ←(Ri)
IV. Ri ←(MDR)

A．I、II
B．I、II、III
C．II、III、IV
D．I、II、III、IV

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Q11¶

下列关于指令周期的划分中，说法错误的是（）。

A．若当前 CPU 的指令集中，指令的操作数大多数采用间接寻址方式，那么指令周期可划分为取指周期、间址周期、执行周期和中断周期等
B．若当前 CPU 的指令集中，指令的操作数大多数采用寄存器寻址，那么指令周期可划分为取指/译码周期、执行周期、写回周期和中断周期等
C．如果指令涉及两个源操作数，且不能并行读取操作数，那么指令周期中可能有两个取数周期
D．当 CPU 的操作控制器是微程序控制器时，间址周期的微程序是微程序控制器直接提供

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Q12¶

早期的 CPU 里面因为没有引入 cache，所以每个指令周期都要执行一次或多次总线操作，以访问主存读取指令或进行数据的读写，因此将指令周期划分为若干机器周期，每个机器周期对应 CPU 的一系列内部操作或者某种总线事务类型，一个总线事务访问一次主存或者 I/O 接口。下列说法中，错误的是（）。

A．一个总线事务中，可能需要送地址和读写命令、等待主存进行读写操作，需要多个时钟周期才能完成，因此一个机器周期由多个时钟周期组成
B．由于存储器的读/写事务花费的时间比 CPU 的内部操作时间短的多，因此机器周期的宽度通常以 CPU 内部操作花费的时间作为基准来确定
C．早期三级时序系统中，所有指令的指令周期相同、机器周期数相同，机器周期宽度通常固定，机器周期可含固定节拍数
D．现代计算机引入 cache 后，大多数情况不需要访问主存，从 cache 中即能读取指令或数据，因此一般采用以时钟周期信号进行定时的变长指令周期，每个指令周期直接由若干时钟周期组成，而不再使用机器周期这个概念

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第5章 Q12 原页片段

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Q13¶

在指令执行的间址周期中，CPU 完成的主要操作是（）。

A．从主存取出指令
B．分析指令的操作码
C．获取操作数的有效地址
D．执行指令的操作

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Q14¶

指令译码器的输入是（）。

A．ID
B．IR
C．Ad(IR)
D．Op(IR)

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Q15¶

下列部件中，不属于 CPU 数据通路组成部分的是（）。

A．通用寄存器组
B．ALU 算术逻辑单元
C．CU 控制单元
D．PC 程序计数器

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第5章 Q15 原页片段

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Q16¶

数据通路的基本功能是（）。

A．存储程序和数据
B．实现 CPU 内部的运算和数据传输
C．控制指令的执行顺序
D．提供指令执行所需的控制信号

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第5章 Q16 原页片段

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Q17¶

在单周期数据通路中，每条指令的执行时间（）。

A．相同，等于最长指令的执行时间
B．相同，等于最短指令的执行时间
C．不同，取决于指令的复杂程度
D．不同，取决于指令的操作数数量

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第5章 Q17 原页片段

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Q18¶

下列关于时钟周期的说法中，错误的是（）。图 3

A．如图所示，所有信号在一个时钟周期内从状态单元 1 经组合逻辑到达状态单元 2，信号到达状态单元 2 稳定后所需的时间决定了时钟周期的长度
B．MIPS 单周期数据通路中，由于寄存器堆在一个时钟周期内既要写入又要读出，因此即使该数据通路采用边沿触发方式写入，也至少包含一份寄存器堆的备份
C．若采用图 2 所示的边沿触发的方法可以在一个时钟周期内读出一个寄存器的值并使之经过一些组合逻辑，再将别的值写入该寄存器
D．图 3 中的寄存器除了输入端和输出端，还有一个写使能端口，如果该寄存器在每个有效的时钟边沿都进行写入操作，则可以舍弃掉写使能对应的引脚

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第5章 Q18 原页片段

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Q19¶

数据通路由组合逻辑元件（操作元件）和时序逻辑元件（状态元件）组成。下列属于操作元件的是（）。
I. 加法器
II. 通用寄存器
III. 三态门
IV. Cache V. 译码器
Ⅵ．符号扩展单元

A．I、III、V
B．Ⅰ、Ⅲ、Ⅴ、Ⅵ
C．I、III
D．全部

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第5章 Q19 原页片段

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Q20¶

下列关于多路选择器 MUX 的说法中，正确的是（）（根据上下次序分别为图 1，图 2）。add rd,rs,rt #RTL 功能描述:R[rs]+R[rt]一 R[rd] lw rt,imml6(rs) #RTL 功能描述:M[R[rs]+SignExt(imml6)]→R[rt] sw rt,imml6(rs) #RTL 功能描述:R[rt]→M[R[rs]+SignExt(imml6)]
I. 对于 6 路选择器来说，控制端 S 的位数至少需要 3 位
II. 图 1 中的 mux 根据 Hit 信号，决定是从 cache 中还是从主存中取出数据，这个 hit 信号是由 cache是否命中决定的
III. 对于图 2 中的二路 MUX，控制端 S 只有 1 位，当 S 为 0 时表示信号无效，当信号为 1 时，表示信号有效，选择对应的输入作为输出
IV. 图 2 中，执行 lw 指令时，MUX3 的控制信号 MemToReg 的取值是 0 V. 图 2 中，执行 sw 指令时，MUX2 的控制信号 AluSrc 的取值是 1

A．I、II、III
B．II、IV、V
C．I、II、V
D．I、III、IV

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第5章 Q20 原页片段

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Q21¶

下列部件中，不需要控制器提供控制信号的是（）。

A．算术逻辑部件（ALU）
B．多路选择器（MUX）
C．三态门
D．指令译码器

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第5章 Q21 原页片段

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Q22¶

下列关于数据通路的说法中，正确的是（）。
I. 数据通路主要由组合逻辑部件和时序逻辑部件组成
II. 根据是否将所有部件通过总线相连，可将数据通路的种类分为总线式数据通路和非总线式数据通路，例如单周期处理器就是一种典型的多总线数据通路
III. 总线式数据通路无法实现指令流水线
IV. 一般来说，总线型数据通路性能优于非总线型数据通路V. 在同一个数据通路中，由于不同指令的功能不同，因此其执行阶段数据所经过的路径和路径上的部件都有可能不同，但是每条指令在取指令阶段都一样

A．I、III、V
B．I、II、III、V
C．I、III、IV、V
D．全部

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第5章 Q22 原页片段

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Q23¶

下列关于控制信号的描述，错误的是（）。

A．寄存器的写使能信号必须在时钟沿到来前稳定
B．存储器的读信号通常在访存阶段的后半周期有效
C．ALU 的操作控制信号（ALUOp）在译码阶段生成并传递到执行阶段
D．流水线阻塞（Stall）信号只需在译码阶段有效，无需传递到后续阶段

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第5章 Q23 原页片段

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Q24¶

如图是一个寄存器堆（通用寄存器组 GPRs），它有三组数据接口：其中 busA 和 busB 是两组32 位的数据输出接口，busW 是一组 32 位的数据输入接口，在 GPRs 的内部还有地址译码器和多路选择器 MUX，则关于下图寄存器堆（通用寄存器组 GPRs）的说法中，正确的个数是（）
I. 若 GPRs 的输入端 RA 和 RB 都是读的寄存器的编号，则 GPRs 内部最多有 32 个通用寄存器
II. 该寄存器堆适合多总线结构，可在一个时钟周期完成寄存器寻址的三地址运算指令
III. 当需要进行 GPRs 写操作时，给到的控制信号是送往多路选择器
IV. 由于寄存器是状态元件，能存储数据，因此寄存器堆的读操作是时序逻辑操作

A．1
B．2
C．3
D．4

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第5章 Q24 原页片段

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Q25¶

CPU 内部多个部件如果要共享 1 条总线，则每个器件与总线之间需要设置 1 个常用的器件，通过 CPU 控制该器件的状态来实现某个部件与总线的连接或断开。该常用的器件是（）。

A．触发器
B．多路选择器
C．三态门
D．分线器

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Q26¶

下面是有关 MIPS 架构的 beq指令的单周期数据通路设计的叙述：① 在 beq 指令的执行过程中，ALU 的两个输入都来自寄存器堆② 在 beq 指令数据通路中，ALU 的控制信号一定为 subu（即ALU 做减法）③ 在 beq 指令数据通路中，一定有一个加法器用于计算转移目标地址④ 在 beq 指令的执行过程中，数据不会流经符号扩展部件以上叙述中，正确的有（）。

A．①、②和③
B．①、②和④
C．②、③和④
D．全部

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第5章 Q26 原页片段

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Q27¶

下面关于 CPU 中的组合逻辑电路的说法中，正确的是（）。

A．组合逻辑电路的最终输出一定需要控制信号的参与
B．在单周期处理器中，指令存储器被设置成组合逻辑电路单元
C．在多周期处理器中，组合逻辑电路的传输延迟可能大于时钟周期
D．寄存器组的输入输出是通过组合逻辑电路实现的

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第5章 Q27 原页片段

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Q28¶

某计算机指令集中包含 RR 型运算指令、取数指令 Load、存数指令 Store、分支指令 Branch 和跳转指令 Jump。若采用单周期数据通路实现该指令系统，各主要功能部件的操作时间为：指令存储器和数据存储器都是 3ns;ALU 和加法器都是 2ns；寄存器堆的读和写都是 1ns。在不考虑多路复用器、控制单元、PC、符号扩展单元和传输线路等延迟的情况下，该计算机时钟周期至少为（）。

A．6ns
B．8ns
C．10ns
D．12ns

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第5章 Q28 原页片段

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Q29¶

下列有关 CPU 中部分部件的功能的描述中，错误的是（）。

A．控制单元用于对指令操作码译码并生成控制信号
B．PC 称为程序计数器，用于存放将要执行的指令的地址
C．IR 称为指令寄存器，用来存放当前指令的操作码
D．通过将 PC 按当前指令长度增量，可实现指令的按序执行

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第5章 Q29 原页片段

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Q30¶

下列关于处理器数据通路的叙述中，正确的是（）。
I. 多周期处理器不同指令的 CPI 可能不同
II. 单周期处理器的时钟周期比多周期处理器的时钟周期长
III. 在单周期数据通路中，一条指令的所有控制信号同时产生
IV. 在多周期数据通路中，同一个控制信号的取值在一个指令周期中可能改变多次V. 在一条指令的执行过程中，单周期数据通路中每个部件只能被使用一次

A．I、II
B．I、II、IV
C．I、II、III、IV
D．全部

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第5章 Q30 原页片段

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Q31¶

下列有关单周期处理器中取指令操作部件的叙述中，正确的是（）。

A．单周期数据通路中 PC 寄存器写使能信号一直有效
B．取指令操作的延时主要由存储器的取数时间决定
C．取指令操作不能和下条指令地址的计算操作同时进行
D．单周期数据通路中数据和指令都存放在同一存储器中

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第5章 Q31 原页片段

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Q32¶

操作控制器一般可分为硬布线控制器和微程序控制器，下列说法中，错误的是（）。

A．硬布线控制器采用组合逻辑技术实现
B．微程序控制器设计比硬布线控制器设计更具规整性
C．硬布线控制器适合于简单或规整的指令系统
D．微命令和微操作的概念属于微程序控制器专属

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第5章 Q32 原页片段

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Q33¶

硬布线控制器相比微程序控制器的优势是（）。

A．灵活性高
B．执行速度快
C．易于扩展指令
D．设计复杂度低

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Q34¶

微程序控制器中，微指令存放在（）。

A．主存储器
B．控制存储器
C．Cache
D．通用寄存器

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第5章 Q34 原页片段

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Q35¶

下列有关指令和微指令之间关系的描述中，正确的是（）。

A．一条指令的功能通过执行一条微指令来实现
B．一条指令的功能通过执行一个微程序来实现
C．一条微指令的功能通过执行一条指令来实现
D．一条微指令的功能通过执行一个微程序来实现

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第5章 Q35 原页片段

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Q36¶

若微指令中的操作控制字段采用字段直接编码法，共有 48 个微命令，构成了 7 个互斥类，分别包含 7、4、12、5、6、6 和 9 个微命令，则操作控制字段位数至少是（）。

A．20
B．21
C．22
D．23

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第5章 Q36 原页片段

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Q37¶

微指令字长 32 位，控制存储器按字编址。某顺序执行的微程序入口地址 A0H，包含 3 条微指令，执行到第 2 条微指令时，微程序计数器 μPC 值是（）。

A．A0H
B．A1H
C．A2H
D．A3H

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第5章 Q37 原页片段

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Q38¶

在 CPU 中，以下部件，不属于控制器的是（）。

A．时序电路
B．指令译码器
C．程序状态字寄存器
D．程序计数器

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第5章 Q38 原页片段

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Q39¶

水平型微指令与垂直型微指令相比（）。

A．前者一次只能完成一个操作
B．后者一次只能完成一个操作
C．两者都是一次只能完成一个操作
D．两者都能一次完成多个操作

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第5章 Q39 原页片段

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Q40¶

在并行微程序控制器中，下列叙述正确的是（）。

A．执行现行微指令的操作与取下一条微指令的操作在时间上是并行的
B．执行现行微指令的操作与取下一条微指令的操作在时间上是串行的
C．执行现行微指令的操作与执行下一条微指令的操作在时间上是并行的
D．取现行微指令的操作与执行现行微指令的操作在时间上是并行的

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第5章 Q40 原页片段

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Q41¶

下列说法中正确的是（）。

A．微程序控制方式与硬布线控制方式相比较前者可以使指令的执行速度更快
B．若采用微程序控制方式，则可用 uPC 取代 PC
C．控制存储器可以用掩膜 ROM、EPROM 或闪速存储器实现
D．指令周期也称为 CPU 周期

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Q42¶

微指令执行的顺序控制问题，实际上是如何确定下一条微指令的地址问题。通常采用的一种方法是断定方式。其基本思想是（）。

A．用程序计数器 PC 来产生后继微指令地址
B．用微程序计数器 uPC 来产生后继微指令地址
C．通过微指令顺序控制字段由设计者指定或者由判断字段控制产生后继微指令地址
D．通过指令中指定一个专门字段来控制产生后继微指令地址

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第5章 Q42 原页片段

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Q43¶

下列与微指令格式相关的描述中，正确的是（）。

A．相对于字段直接码法，直接控制法的控存利用率更高
B．相对于直接控制法，字段直接编码法的执行速度更快
C．相对于计数器法，下址字段法（断定法）的微指令格式更短
D．相对于垂直型微指令，一条水平型微指令中包含的微命令更多

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第5章 Q43 原页片段

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Q44¶

在微程序控制器中，执行指令微程序的首条微指令地址是由（）得到的。

A．指令操作码
B．程序计数器 PC
C．微指令下地址字段
D．μPC+1

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第5章 Q44 原页片段

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Q45¶

下列关于微程序控制器的地址转移控制，说法错误的是（）。

A．取指微程序的入口地址是由机器指令的操作码决定的
B．取指微程序的最后一条通常是转移微指令
C．断定法方式下，每条机器指令对应的微程序最后一条微指令的下址字段是取指微程序的首地址
D．计数器方式下，转移控制逻辑必须实现 uPC + “1”的功能

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第5章 Q45 原页片段

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Q46¶

以下关于异常和中断的基本概念，说法错误的是（）。

A．异常通常是由 CPU 内部事件引起的
B．中断通常是由 CPU 外部事件引起的
C．异常和中断都会打断程序的正常执行
D．异常和中断的处理流程完全相同

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Q47¶

若某条指令的处理时间分为取指令周期、执行周期和中断周期。获取该条指令需要 3us，执行该指令需要 7us，在该指令结束时，CPU 处于开中断状态、且中断源的中断请求信号已到达，若关中断、保存断点、中断服务程序入口地址送 PC 共需 3us，中断服务程序的执行时间为 100us。则该指令的处理时间为（）。

A．7us
B．10us
C．13us
D．113us

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Q48¶

以下属于异常的是（）。

A．键盘输入请求
B．时钟中断
C．除法运算时的溢出
D．磁盘 I/O 完成

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Q49¶

以下属于外部中断的是（）。

A．缺页异常
B．除零错误
C．键盘输入请求
D．非法指令异常

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Q50¶

在五段流水线中，“无效指令操作码”异常检测阶段是（）。

A．取指
B．译码/取数
C．执行
D．访存

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第5章 Q50 原页片段

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Q51¶

关于外部设备中断，下列说法正确的是（）。

A．中断控制器按请求到达的先后顺序排队中断
B．CPU 响应中断时通过硬件隐含指令自动保存通用寄存器
C．只有在允许中断的状态时，CPU 才响应外部中断请求
D．有中断请求时，CPU 立即暂停当前指令并跳转到中断服务例程

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Q52¶

在典型的多周期处理器中（包含取指、译码/取数、执行、访存、写回五个阶段），“定时器中断”的检测时机通常是（）。

A．每条指令的取指阶段开始时
B．每条指令的写回阶段结束时
C．每 5 个时钟周期固定检测
D．译码阶段专门检测

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第5章 Q52 原页片段

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王道核实旁注（非 Relax 原文）：改前提

可屏蔽外中断通常在一条指令完成后的指令边界采样/响应（王道 2027 第306页 [block: b_306_14]）。多周期处理器中并非每条指令都有统一的 WB 阶段，所以 B 只有在题设明确把“写回阶段结束”定义为所有指令的完成点时才可作为近似表述。

Q53¶

当 CPU 内部 cache 发生缺失时，CPU 应该如何处理？（）。

A．阻塞当前进程，发起进程调度
B．等待数据载入
C．进程异常处理
D．执行其他指令

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Q54¶

CPU 响应中断时，不需要完成的操作是（）。

A．关中断
B．保存 PC 值
C．立即执行中断服务程序
D．保存状态寄存器

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Q55¶

以下有关 CPU 响应外部中断请求的叙述中，正确的是（）。

A．每条指令结束后，CPU 都会转到“中断响应”周期进行中断响应处理
B．中断 I/O 方式下，外设接口中的数据和 CPU 中的寄存器内容直接交换
C．CPU 检测异常与中断的时机相同，并且检测到异常事件后所做的处理和检测到中断请求后所做的处理完全一样
D．在中断处理程序结束后的执行 iret 指令过程中，会从内核栈中弹出异常/中断响应时保存的用户栈指针

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Q56¶

为消除单周期数据通路的关键路径，可以通过流水线技术来提高 CPU 性能。以下结论正确的是（）。

A．流水线级数越多，CPU 主频必然也越高
B．流水线各阶段组合逻辑延迟最大者决定 CPU 的最高频率
C．流水线不仅能提高系统吞吐率，还能减少单条指令的总执行时间
D．流水线技术无法使得程序指令并行执行

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第5章 Q56 原页片段

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Q57¶

以下关于指令流水线的说法中，正确的是（）。

A．流水线技术主要提高的是单条指令的执行速度
B．稳定的流水线的 CPI 一定等于单周期处理器的 CPI
C．对流水线调度而言，指令之间完全无关时速度提升最大
D．流水线没有任何开销

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第5章 Q57 原页片段

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Q58¶

某计算机中，各种指令的 CPI 平均为 8，CPU 采用 5 级流水方式执行指令，流水线每拍为 2 个时钟周期。执行程序 A 时，共执行了 2000条指令，此时流水线的加速比约为（）。

A．4.0
B．5.0
C．8.0
D．10.0

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第5章 Q58 原页片段

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Q59¶

某指令流水线有 5 个阶段：取指（IF）、译码（ID）、执行（EX）、访存（MEM）和写回（WB），每个阶段的执行时间分别为 2ns、3ns、4ns、5ns、2ns，则该流水线每个流水段的周期至少为（）。

A．2ns
B．3ns
C．4ns
D．5ns

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第5章 Q59 原页片段

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Q60¶

以下关于流水段寄存器的叙述中，错误的是（）。

A．流水段寄存器用来存放从当前流水段传到后面所有流水段的信息
B．指令译码得到的控制信号需通过流水段寄存器传递到下一个流水段
C．每个流水段之间的流水段寄存器位数一定相同
D．用户无法通过指令访问某个流水段寄存器

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第5章 Q60 原页片段

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Q61¶

流水段寄存器的主要作用是（）。

A．存储最终结果
B．缓冲并传递阶段间数据
C．检测数据冲突
D．提高主频

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Q62¶

指令流水线中，结构冒险是指（）。

A．多条指令同时使用同一硬件资源
B．指令执行顺序错误
C．数据相关导致的冲突
D．控制转移指令引起的冲突

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第5章 Q62 原页片段

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Q63¶

只使用数据旁路（转发）技术能够解决下列（）。

A．结构冒险
B．相邻两条ALU 运算指令之间的数据冒险
C．控制冒险
D．load-use 冒险

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Q64¶

某流水线处理器采用数据旁路（转发）技术，在执行下列指令序列仍可能产生阻塞的情况是（）。注：ADD R1,R2,R3 //R[1] <- R[2] + R[3] SUB R1,R2,R3 //R[1] <- R[2] - R[3] LW R1,0(R2) //R[1] <- M(R[2]+0)

A．ADD R1,R2,R3; SUB R4,R5,R6
B．ADD R1,R2,R3; SUB R4,R1,R6
C．LW R1,0(R2); ADD R3,R4,R5
D．LW R1,0(R2); ADD R3,R1,R4

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第5章 Q64 原页片段

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Q65¶

在使用动态预测中的一位预测位解决控制冒险时，1 表示预测转移，0 表示预测不转移。初始状态为 0。若分支实际执行结果依次为不转移，转移，转移则第三次预测的结果是（）。

A．转移
B．不转移
C．无法确定
D．预测位完全失效

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Q66¶

在使用动态预测中的两位预测位解决控制冒险时，11 表示预测强转移，10 表示预测弱转移，01 表示预测弱不转移，00 表示预测强不转移。初始状态为 10。若分支实际执行结果依次为不转移，转移，转移，不转移，转移，不转移，则预测错误的次数是（）。

A．2
B．3
C．4
D．5

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Q67¶

以下是一段 MIPS 指令序列：add $t1, $t3, $t1 sub $t2, $t4, $t2 j Next addi $s1, $s2, 3 ....假定采用“取指、译码/取数、执行、访存、写回”这种五段式流水线方式，并控制在时钟的前半周期写寄存器堆，后半周期读寄存器堆，由于在第三条指令执行了无条件跳转指令，因此有可能发生控制冒险。如果不采取处理，发生转移时会产生以下“转移开销”：将按顺序预取的指令废除（即“排空流水线”）、从转移目标地址重新取指令。我们把由于流水线阻塞而带来的延迟执行周期数称为延迟损失时间片 C。现在有以下两种不同的流水线数据通路：①第一种流水线数据通路采取的方案是在 mem 阶段将目标转移地址写回 PC（袁书方案）；②第二种流水线数据通路采取的方案是在 ID 阶段译码后通过一些简单电路形成目标转移地址并写回 PC；以下说法错误的是（）。

A．第一种方案的延迟损失时间片 C=2；
B．第二种方案的延迟损失时间片 C=1；
C．Cache 缺失、TLB 缺失和缺页的发生会引起流水线的阻塞
D．异常和中断的发生也会引起指令冒险

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第5章 Q67 原页片段

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Q68¶

在理想的 RISC 处理器 5 段流水线（IF→ID→EX→MEM→WB）中执行以下指令序列，采用转发和硬件阻塞处理数据冒险：lw t0, 0(s0) // R[t0] <- M[R[s0]] add s1, t0, s2 // R[s1] <- R[t0] + R[s2] sub t1, s1, t0 // R[t1] <- R[s1] - R[t0] sw t1, 4(s0) // M[R[s0]+4] <- R[t1]则平均 CPI 是（）。

A．2.0
B．2.25
C．2.5
D．3.0

原页版面片段（公式/表图/电路/代码/数据通路以此为准）

第5章 Q68 原页片段

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Q69¶

在理想的 RISC 处理器 5 段流水线（IF→ID→EX→MEM→WB）中执行以下指令序列，不采用转发技术，仅通过插入气泡处理数据冒险，寄存器可在同一周期的前半周期写，后半周期读：add s0, t1, t2 // R[s0] <- R[t1] + R[t2] lw t3, 0(s0) // R[t3] <- M[R[s0]] add t4, t3, s0 // R[t4] <- R[t3] + R[s0]则总执行时钟周期数是（）。

A．9
B．10
C．11
D．12

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第5章 Q69 原页片段

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Q70¶

以下是一段 mips 指令序列：addi $t1, $zero, 20 #R[$t1] <- 20 lw $t2, 12($a0) #R[$t2] <- M[R[$a0]+12] add $v0, $t1, $t2 #R[$v0] <- R[$t1] + R[$t2]以上指令序列中，第 1，2，3 条指令发生数据相关。假定采用“取值、译码/取数、执行、访存、写回”五段式流水线方式，那么在①不采用“转发技术”，但是采用在时钟的前半周期写寄存器堆，后半周期读寄存器堆的方式，②采用“转发技术时”，③两者都不采用，需要在第 3 条指令前分别加入（）条空操作（nop）指令才会使这段程序不发生数据冒险。

A．3, 1, 3
B．1, 3, 2
C．3, 2, 3
D．2, 1, 3

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第5章 Q70 原页片段

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Q71¶

在采用“取指、译码/取数、执行、访存、写回”的5段流水线处理器中，执行如下指令序列。loop: sll R1,R2,2 //(R2)<<2→R1 add R1,R1,R3 //(R1)+(R3)→R1 load R4,0/R1 //((R1)+0)→R4 bne R4,R0,exit //if(R4)!=(R0)goto exit addi R2,R2,1 //(R2)+1→R2 j loop //goto loop exit:其中可能会产生控制冒险的是（）。

A．指令 1
B．指令 3
C．指令 4
D．指令 4 和指令 6

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第5章 Q71 原页片段

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Q72¶

可能导致指令执行出现控制冒险的情况是（）。

A．执行条件跳转指令
B．执行函数调用
C．DMA 数据传输完成
D．以上都是

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Q73¶

流水线计算机中，下列语句发生的数据相关类型是（）。ADD RI R2 R3; //(R2)+(R3)->R1; ADD R4 R1 R5; //(RI)+(R5)->R4;

A．写后写
B．读后写
C．写后读
D．读后读

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第5章 Q73 原页片段

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Q74¶

在经典 5 段流水线中，以下关于流水段的功能部件的描述中，错误的是（）。

A．所有功能部件都要用组合逻辑实现
B．同一个功能部件可以在不同的流水段中被使用
C．寄存器写只能在指令结束时的“写回”阶段被使用
D．每个功能部件在每条指令中都只被使用一次

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第5章 Q74 原页片段

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Q75¶

CPU 片上 Cache 分别采用独立的指令 Cache 和数据 Cache 的目的是（）。

A．增加 Cache 的容量
B．区分指令和数据
C．缓解流水线中的数据冒险冲突
D．缓解流水线中的结构冒险冲突

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第5章 Q75 原页片段

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Q76¶

结构冒险、数据冒险和控制冒险通常会引起流水线阻塞。分支预测、指令调度、延迟槽、增加功能单元（比如加法器、ALU）等在处理器流水线层和编译层实现的技术均用于减少或者消除这些冒险引起的阻塞。在这些技术中，能同时减少或者消除结构冒险和数据冒险的技术是（）。

A．分支预测
B．增加功能单元（比如加法器、ALU）
C．延迟槽
D．转发技术

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第5章 Q76 原页片段

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Q77¶

超标量流水线的特点是（）。

A．每个时钟周期只执行一条指令
B．每个时钟周期执行多条指令
C．指令执行顺序固定不变
D．不需要指令译码阶段

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第5章 Q77 原页片段

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Q78¶

在采用“取指、译码/取数、执行、访存、写回”5 段流水线的 RISC 处理器中，处理器使用数据转发(旁路)机制处理数据冒险，但对于 Load-use 冒险，硬件无法完全消除阻塞，必须插入 1 个气泡才能解决。现有一段 C 语言程序编译生成的汇编代码序列如下(R1～R9 为寄存器编号) I1: lw R1,0(R2) //R1 <- M[R2 + 0] I2: add R3, R1, R4 //R3=R1+ R4 I3: sub R5,R6,R7 //R5=R6-R7 I4: or R8, R1, R9 //R8 = R1 | R9编译器对上述指令序列进行指令重排优化，在保证程序逻辑正确的前提下，能够消除流水线阻塞的指令执行顺序是（）。

A．I1, I4, I2, I3
B．I1, I4, I3, I2
C．I1, I3, I2, I4
D．I3, I1, I2, I4

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第5章 Q78 原页片段

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Q79¶

通过编译程序将多条能够并行操作的指令组合成一条指令，这种技术称做（）。

A．超标量技术
B．超流水线技术
C．超长指令字技术
D．超字长技术

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第5章 Q79 原页片段

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Q80¶

下列关于流水线技术，说法正确的是（）。

A．通过编译器来辅助完成指令打包和冒险处理的叫动态多发射
B．超标量处理器大多采用静态多发射
C．指令按序发射和完成，在不出现异常的情况下一定不会出现写后写（WAW）数据冒险
D．静态多发射处理器的冒险处理包括数据冒险、控制冒险和结构冒险

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第5章 Q80 原页片段

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Q81¶

向量处理器属于（）计算机。

A．SISD
B．SIMD
C．MIMD
D．MISD

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Q82¶

关于硬件多线程的说法，错误的是（）。

A．单核 CPU 同一时刻一定只有一个线程在执行
B．多核 CPU 使用多线程才能发挥硬件优势
C．超线程可以看作细粒度多线程和超标量处理器的结合
D．超线程支持指令级并行

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Q83¶

硬件多线程的基本思想是（）。

A．在一个处理器中同时运行多个进程
B．在一个处理器中同时运行多个线程的上下文
C．多个处理器同时运行一个线程
D．多个处理器同时运行多个线程

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Q84¶

以下不存在的计算机类型是（）。

A．SISD
B．SIMD
C．MISD
D．MIMD

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Q85¶

多核处理器是指（）。

A．一个处理器芯片中包含多个处理核心
B．多个处理器芯片组成的系统
C．一个处理器中包含多个寄存器
D．一个处理器中包含多个ALU

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Q86¶

共享内存多处理器（SMP）的特点是（）。

A．多个处理器共享同一内存空间
B．每个处理器有独立的内存空间
C．处理器之间通过消息传递进行通信
D．处理器只能访问自己的本地内存

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第5章 中央处理器（CPU）¶

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第5章中央处理器（CPU）¶