6.5 单项选择题
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## 6.5 单项选择题
1. 以下关于指令流水线设计的叙述中，错误的是（ ）。
A. 指令执行过程中的各个子功能都须包含在某个流水段中
B. 所有子功能都必须按一定的顺序经过流水段
C. 虽然各子功能所用实际时间可能不同，但经过每个流水段的时间都一样
D. 任何时候各个流水段的功能部件都不可能执行空(nop)操作
2. 以下关于流水段寄存器的叙述中，正确的是（ ）。
A. 指令译码得到的控制信号需要通过流水段寄存器传递到下一个流水段
B. 每个流水段之间的流水段寄存器位数一定相同
C. 每个流水段之间的流水段寄存器存放的信息一定相同
D. 用户程序可以通过指令指定访问哪个流水段寄存器
3. 以下关于指令流水线和指令执行效率关系的叙述中，错误的是（ ）。
A. 加倍增加流水段个数不能成倍提高指令执行效率
B. 为了提高指令吞吐率，流水段个数可以无限制地增多
C. 加深流水线深度，可以提高处理器的时钟频率
D. 随着流水段个数的增加，流水段之间缓存开销的比例增大
4. 以下有关流水线数据通路的描述中，错误的是（ ）。
A. 每个流水段由执行指令子功能的功能部件和流水段寄存器组成
B. 控制信号仅作用在功能部件上，时钟信号仅作用在流水段寄存器上
C. 在没有阻塞的情况下，PC的值在每个时钟周期都会改变
D. 取指令阶段和指令译码阶段不需要控制信号的控制
5. 某计算机的指令流水线由 4 个功能段组成，指令流经各功能段的时间（忽略各功能段之间流水段寄存器的缓存时间）分别为 90ns、80ns、70ns 和 60ns，则该计算机的 CPU 时钟周期至少是（ ）。
A. 90ns
B. 80ns
C. 70ns
D. 60ns
6. 假定执行最复杂的指令需要完成 6 个子功能，分别由对应的功能部件 A～F 来完成，每个功能部件所花的时间分别为 80ps、40ps、50ps、70ps、20ps、30ps，流水段寄存器延时为 20ps，现把最后两个功能部件 E 和 F 合并，以产生一个 5 段流水线。该 5 段流水线的时钟周期至少是（ ）。
A. 70ps
B. 80ps
C. 90ps
D. 100ps
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7. 以下有关流水段的功能部件的描述中，错误的是（ ）。
A. 所有功能部件都是用组合逻辑实现
B. 同一个功能部件可以在不同的流水段中被使用
C. 每个功能部件在每条指令中都只被用一次
D. 寄存器写口只能在指令结束时的“写回”阶段被用
8. 以下给定的情况中，不会引起指令流水线阻塞的是（ ）。
A. 访存冲突
B. 指令数据相关
C. 执行空操作指令
D. cache 缺失
9. 以下给定的情况中，不会引起指令流水线阻塞的是（ ）。
A. 数据旁路(转发)
B. TLB 缺失
C. 条件转移
D. 外部中断
10. 以下是关于结构冒险的叙述：
① 结构冒险是指同时有多条指令使用同一个资源
② 避免结构冒险的基本做法是使每个指令在相同流水段中使用相同的部件
③ 重复设置功能部件可以避免结构冒险
④ 数据 cache 和代码 cache 分离可解决两条指令同时分别访问数据和指令的冒险
以上叙述中，正确的是（ ）。
A. 仅①和②和④
B. 仅①和②和③
C. 仅①和③和④
D. 全部
11. 以下是关于数据冒险的叙述：
① 数据冒险是指后面指令用到的数据还未来得及由前面指令产生
② 在发生数据冒险的指令之间插入空操作指令能避免数据冒险
③ 采用转发(旁路)技术可以解决一部分数据冒险现象
④ 通过编译器调整指令顺序可解决部分数据冒险
以上叙述中，正确的是（ ）。
A. 仅①和②和④
B. 仅①和②和③
C. 仅①和③和④
D. 全部
12. 以下是关于控制冒险的叙述：
① 条件跳转指令执行时可能会发生控制冒险
② 在分支指令后加入若干空操作指令可避免控制冒险
③ 采用转发(旁路)技术可以解决部分控制冒险
④ 通过编译器调整指令顺序可解决部分控制冒险
以上叙述中，正确的是（ ）。
A. 仅①和②和④
B. 仅①和②和③
C. 仅①和③和④
D. 全部
13. 以下是有关分支预测的叙述：
① 分支预测技术可用于控制冒险和数据冒险处理
② 采用静态预测技术时，每次的预测结果总是一样
③ 通常情况下，动态预测比静态预测的预测成功率高
④ 预测错误时已被错误地取到流水线执行的指令必须被冲刷掉
以上叙述中，正确的是（ ）。
A. 仅①和②和③
B. 仅①和②和④
C. 仅②和③和④
D. 全部
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14. 以下是一段 MIPS 指令序列：
[tbl-37.md](tbl-37.md)
以上指令序列中，第（ ）行指令产生了一个分支控制冒险。
A. 2
B. 4
C. 5
D. 7
15. 以下是一段 MIPS 指令序列：
[tbl-38.md](tbl-38.md)
以上指令序列中，（ ）指令之间产生数据相关。
A. 1 和 2、2 和 3
B. 1 和 2、2 和 3、3 和 4
C. 1 和 2、1 和 3
D. 1 和 2、1 和 3、2 和 3
16. 以下是一段 MIPS 指令序列：
[tbl-39.md](tbl-39.md)
以上指令序列中，第 1 条和第 3 条、第 2 条和第 3 条指令之间发生数据相关。假定采用“取指、译码/取数、执行、访存、写回”5 段流水线方式，并控制在时钟的前半周期写寄存器堆，后半周期读寄存器堆，那么不采用“转发”技术时，需要在第 3 条指令前加入（ ）条空操作(nop)指令才能使这段程序不发生数据冒险。
A. 1
B. 2
C. 3
D. 4
17. 以下是一段 MIPS 指令序列：
[tbl-40.md](tbl-40.md)
以上指令序列中，第 1 条和第 3 条、第 2 条和第 3 条指令之间发生数据相关。假定采用“取指、译码/取数、执行、访存、写回”5 段流水线方式，那么在采用“转发”技术时，需要在第 3 条指令前加入（ ）条空操作(nop)指令才能使这段程序不发生数据冒险。
A. 0
B. 1
C. 2
D. 3
18. 以下有关超标量技术的叙述中，错误的是（ ）。
A. 超标量技术是指在流水线中采用更多的流水段个数
B. 超标量方式执行指令时可以同时发射多条指令至流水线中
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C. 采用超标量技术的 CPU 中必须配置多个不同的功能部件
D. 采用超标量技术的目的是利用部件的并行性以提高指令吞吐率
【参考答案】
1. D
2. A
3. B
4. B
5. A
6. D
7. B
8. C
9. A
10. D
11. D
12. A
13. C
14. B
15. A
16. B
17. B
18. A
【部分题目的答案解析】
第 4 题
流水线数据通路中，控制信号也可以作用在流水段寄存器上，例如，当发生流水线阻塞时，通常需要保持流水段寄存器 IF/ID 中的指令不变，使得在随后一个时钟周期内继续对其中的指令进行译码/取数，这样就需要有相应的控制信号作用在 IF/ID 上。同时，时钟信号也不是仅仅需要作用在流水段寄存器上，也需要作用于 PC 或其他功能部件上，例如，需要时钟信号作用于某个特定的电路，以产生前半个时钟周期写寄存堆，后半个时钟周期读寄存器堆的控制信号。因此，选项 B 中的说法是错误的，答案为选项 B。
第 5 题
流水线 CPU 以最长功能段时间为基准确定时钟周期，通常要考虑流水段寄存器的延时，但是，本题忽略这个时间，因此，该计算机 CPU 时钟周期至少是 90ns，答案为选项 A。
第 7 题
流水线数据通路中，所有功能部件都属于组合逻辑，每个功能部件在每条指令中都只被用一次，因而不可能在不同的流水段中被使用，选项 C 的说法是错误的，答案为选项 C。
第 8 题
执行空操作指令时只要保证最终没有信息写入任何寄存器和存储单元就行，因此，空指令的执行不会引起指令流水线阻塞，而访存冲突（两条以上指令同时要求访问同一个存储器）、指令数据相关和 cache 缺失这三种情况的发生都会导致指令无法正常执行下去，从而引起指令流水线阻塞。答案为选项 C。
第 16 题
不采用“转发”技术时，需要在第 3 条指令前加入两条空操作 (nop) 指令才能使这段程序不发生数据冒险，如图 6.5 所示。答案为选项 B。
图 6.5 加入两条 nop 指令的情况
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# 6.6 分析应用题
1. 假定某计算机工程师想设计一个新 CPU，其中运行的一个典型程序的核心模块需要执行一百万条指令，每条指令执行时间为 100ps。
(1) 在非流水线处理器上执行该程序大约需要花多长时间？
(2) 若新 CPU 是一个 20 级流水线处理器，执行上述同样的程序，理想情况下，它比非流水线处理器快多少？
(3) 实际流水线并不是理想的，流水段之间的数据传送会有额外开销。这些开销是否会影响指令执行时间(instruction latency)和指令吞吐率(instruction throughput)?
## 【分析解答】
(1) 非流水线处理器上执行该程序的时间大约为 $100\mathrm{ps} \times 10^{6} = 100\mu \mathrm{s}$。
(2) 若在一个 20 级流水线的处理器上执行，忽略流水段之间的寄存器延时，理想情况下，每个时钟周期为 $100 / 20 = 5\mathrm{ps}$，所以，程序执行时间大约为 $5 \times 10^{6} = 5\mu \mathrm{s}$，因此，大约快 $100 / 5 = 20$ 倍。
(3) 流水段之间数据的传递产生的额外开销，使得一条指令的执行时间被延长，即影响了指令执行时间；同时，也延长了每个流水段的时间，即影响了指令吞吐率。
2. 某计算机指令流水线由 6 个功能段组成，依次为 A～F，每个功能段的组合逻辑延迟分别为 80ps、30ps、60ps、50ps、60ps、20ps，最后一个功能段需要写寄存器，寄存器延时为 20ps。在这些组合逻辑块之间插入必要的流水段寄存器就可实现相应的指令流水线。理想情况下，以下各种方式所得到的时钟周期、指令吞吐率和指令执行时间各是多少？应该在哪里插入流水段寄存器（假定插入的流水段寄存器的延时也为 20ps）？根据对以下 4 种情况的分析，你能得到什么结论。
(1) 插入一个流水段寄存器，得到一个两级流水线。
(2) 插入两个流水段寄存器，得到一个三级流水线。
(3) 插入三个流水段寄存器，得到一个四级流水线。
(4) 吞吐量最大的流水线。
## 【分析解答】
(1) 两级流水线的平衡点在 C 和 D 之间，其前面一个流水段的组合逻辑延时为 $80 \div 30 + 60 = 170\mathrm{ps}$，后面一个流水段的组合逻辑延时为 $50 + 60 + 20 = 130\mathrm{ps}$。最长功能段延时为 $170\mathrm{ps}$，加上流水段寄存器延时 $20\mathrm{ps}$，因而时钟周期为 $190\mathrm{ps}$，理想情况下，指令吞吐率为每秒执行 $1 / 190\mathrm{ps} = 5.26\mathrm{G}$ 条指令。每条指令在流水线中的执行时间为 $2 \times 190 = 380\mathrm{ps}$。
(2) 两个流水段寄存器分别插在 B 和 C、D 和 E 之间，这样第一个流水段的组合逻辑延时为 $80 \div 30 = 110\mathrm{ps}$，中间第二段的延时为 $60 \div 50 = 110\mathrm{ps}$，最后一个段延时为 $60 \div 20 = 80\mathrm{ps}$。这样，每个流水段所用时间都按最长延时调整为 $110 \div 20 = 130\mathrm{ps}$，故时钟周期为 $130\mathrm{ps}$，指令吞吐率为每秒执行 $1 / 130\mathrm{ps} = 7.69\mathrm{G}$ 条指令，每条指令在流水线中的执行时间为 $3 \times 130 = 390\mathrm{ps}$。
(3) 三个流水段寄存器分别插在 A 和 B、C 和 D、D 和 E 之间，这样第一个流水段的组合逻辑延时为 80ps，第二段延时为 $30 + 60 = 90\mathrm{ps}$，第三段延时为 50ps，最后一段延时为 60
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$+20 = 80\mathrm{ps}$。这样，每个流水段都以最长延时调整为 $90 + 20 = 110\mathrm{ps}$，故时钟周期为 $110\mathrm{ps}$，指令吞吐率为每秒执行 $1 / 110\mathrm{ps} = 9.09\mathrm{G}$ 条指令，每条指令在流水线中的执行时间为 $4\times 110 = 440\mathrm{ps}$。
（4）因为各功能部件对应的组合逻辑中最长延时为80ps，所以，流水线的时钟周期肯定比 $80\mathrm{ps} + 20\mathrm{ps} = 100\mathrm{ps}$ 长。为了达到最大吞吐率，时钟周期应该尽量短，因此，最合理的划分方案应该按照每个时钟周期为100ps来进行。根据每个功能部件所用时间可知，流水线至少按5段来划分，分别把流水线寄存器插入在A和B、B和C、C和D、D和E之间，这样各段的组合逻辑延时为80ps、30ps、60ps，50ps和80ps。其中，最后一个延时80ps是E和F两个阶段的时间相加而得到的。这样时钟周期为100ps，指令吞吐率为每秒执行 $1 / 100\mathrm{ps} = 10\mathrm{G}$ 条指令，每个指令的执行时间为 $5\times 100 = 500\mathrm{ps}$。
通过对上述4种情况进行分析，可以得出以下结论：划分的流水段多，时钟周期就变短，指令执行吞吐率就变高，而相应的额外开销（即插入的流水段寄存器的延时）也变大，使得一条指令的执行时间变长。
3. 假定在如图6.1所示的5级流水线处理器中，各主要功能部件的操作时间是：存储器为200ps；ALU和加法器为150ps；寄存器堆读口和写口为50ps。
（1）若执行阶段EX所用的ALU操作时间缩短 $20\%$ ，则能否加快流水线执行速度？如果能的话，能加快多少？如果不能的话，为什么？
（2）若 ALU 操作时间增加 $20\%$ ，对流水线的性能有何影响？
（3）若 ALU 操作时间增加 $40\%$ ，对流水线的性能又有何影响？
## 【分析解答】
（1）ALU操作时间缩短 $20\%$ 不能加快流水线指令速度。因为指令流水线的执行速度取决于最慢的功能部件所用时间，最慢的是存储器，只有缩短了存储器的操作时间才可能加快流水线速度。
（2）ALU操作时间延长 $20\%$ 时，变为了180ps，比存储器所用时间200ps还小，因此，对流水线性能没有影响。
（3）ALU操作时间延长 $40\%$ 时，变为了210ps，比存储器所用时间200ps大，因此，在不考虑流水段寄存器延时的情况下，流水线的时钟周期从200ps变为210ps，流水线执行速度降低了 $(210 - 200) / 200 = 5\%$ 。
4. 下面是一段 MIPS 指令序列：
1 add $t1, $s1, $s0
2 sub $t2, $s0, $s3
3 add $t1, $t1, $t2
1 add $s3, $s1, $s0
2 sub $t2, $s0, $s3
3 lw $t1,0($t2)
4 add $t1, $t1, $t2
1 add $t1, $s1, $s0
2 sub $t2, $s0, $s3
3 lw $t0, 0($t2)
4 add $s0, $t0, $s2
5 add $t1, $s0, $t2
1 loop: add $t1, $s3, $s3
2 add $t1, $t1, $t1
3 add $t1, $t1, $s6
4 lw $t0, 0($t1)
5 bne $t0, $s5, exit
<!-- page: 180 -->
6 add $s3, $s3, $s4
7 j loop
8 exit:
假定在一个采用“取指、译码/取数、执行、访存、写回”的5段流水线中执行上述指令序列，该流水线数据通路中，寄存器写口和寄存器读口分别安排在一个时钟周期的前、后半个周期内独立工作。要求回答下列问题：
（1）哪些指令之间发生数据相关？哪些指令的执行会发生控制相关？
（2）如果不采用“转发”技术进行数据冒险处理，那么应该在何处、加入几条 nop 指令才能避免数据冒险？假定采用“转发”技术处理，是否可以完全解决数据冒险？不行的话，需要在发生数据相关的指令前加入几条 nop 指令，才能使这段指令序列的执行避免数据冒险？
（3）对于第5条分支指令引起的控制冒险（分支冒险），假定检测结果是否为“零”并更新PC的操作在“访存（Mem）”阶段进行，则分支延迟损失时间片（即分支延迟槽）为多少？在何处、加入几条 nop 指令可以消除分支冒险？若检测结果是否为“零”并更新PC的操作在“执行（Ex）”阶段进行，则分支延迟损失时间片（即分支延迟槽）为多少？
（4）对于第7条指令“j loop”，假定更新PC的操作在“执行（Ex）”阶段进行，则流水线会被阻塞几个时钟周期？需要在何处、加入几条nop指令才可消除该控制冒险？假定更新PC的操作在“译码（ID）”阶段进行，则流水线又将被阻塞几个时钟周期？
【分析解答】
（1）发生数据相关的是：第1条和第2条指令之间关于$ t1，第2条和第3条指令之间关于$ t1，第3条和第4条指令之间关于$ t1，第4条和第5条指令之间关于$ t0，以及第6条和第1条指令之间关于$ s3。此外，第5条和第7条指令的执行都会发生控制相关。
（2）对于数据冒险，如果不采用“转发”，而是简单地通过加入 nop 指令来避免冒险的话，那么应该在第 2、3、4、5 条指令前各加两条 nop 指令，以消除数据相关；对于第 6 条和第 1 条指令之间的数据相关，则可通过在第 7 条“j loop”指令后面加一条或两条 nop 指令消除（这样同时还能解决第 7 条“j loop”指令的控制冒险）；为解决数据冒险，共需加 13 条或 14 条 nop 指令，大大增加了程序的长度，并极大地降低了指令执行效率。数据冒险在多数情况下可通过“转发”来解决，此处，第 2、3、4 条指令所需的操作数可通过“转发”得到，无需加 nop 指令。第 5 条指令所需的操作数 $ t0 是 load-use 冒险，不能用“转发”解决问题，需要在第 5 条指令前加一条 nop 指令，或通过硬件将第 5 条指令的执行阻塞 1 个时钟周期。
（3）对于分支冒险，若检测结果是否为“零”并更新PC的操作在“访存（Mem）”阶段进行，则分支延迟损失时间片（分支延迟槽）为3，此时在第5条分支指令后加3条nop指令，或从硬件上使分支指令后面一条指令的执行阻塞3个时钟周期。若检测结果是否为“零”并更新PC的操作在“执行（Ex）”阶段进行，则分支延迟损失时间片（分支延迟槽）为2。
（4）假定“j loop”指令更新PC的操作在“执行（Ex）”阶段进行，则流水线将被阻塞2个时钟周期，此时，需要在jump指令后加两条nop指令才能消除该控制冒险。假定更新PC的操作在“译码（ID）”阶段进行，则流水线只被阻塞1个时钟周期。
8. 假定有一个程序共1000条指令，其指令序列为“lw，add，lw，add，…”。add指令仅依赖它前面的lw指令，而lw指令也仅依赖它前面的add指令。寄存器写口和寄存器读口分别在一个时钟周期的前、后半个周期内独立工作。请回答下列问题：
<!-- page: 181 -->
（1）在带转发的5段流水线中执行该程序，其CPI为多少？
（2）在不带转发的5段流水线中执行该程序，其CPI为多少？
【分析解答】
（1）若流水线中有“转发”逻辑，并且寄存器写口和寄存器读口分别在一个时钟周期的前、后半个周期内工作，则只存在lw指令和add指令之间的一个load-use数据冒险，因此，每个lw指令和add指令之间有一次流水线阻塞，即每一对lw和add指令需要用3个时钟周期完成，因而CPI为1.5。
（2）若流水线中没有“转发”逻辑，而寄存器写口和寄存器读口分别在一个时钟周期的前、后半个周期内工作，则在每两条相邻指令之间都会有两个周期的阻塞，这样每条指令相当于都要有3个时钟周期才能完成，因而CPI为3。
9. 假定在一个如图6.4所示的带“转发”功能的5段流水线中执行以下指令序列，则怎样调整以下指令序列才能使其性能达到最好？
```txt
1 lw $2, 100($6)
2 add $2, $2, $3
3 lw $3, 200($7)
4 add $6, $4, $7
5 sub $3, $4, $6
6 lw $2, 300($8)
7 beq $2, $8, Loop
1 lw $2, 100($6)
4 add $6, $4, $7
2 add $2, $2, $3
3 lw $3, 200($7)
6 lw $2, 300($8)
5 sub $3, $4, $6
7 beq $2, $8, Loop
1 lw $1, 100($2)
2 addi $1, $1, 8
3 beq $1, $3, 10