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存储器层次结构
7.2半导体随机存取存储器
半导体 RAM具有体积小、存取速度快等优点，因而适合作为内部存储器使用。按工艺
不同，可将半导体RAM分为双极型 RAM和MOS型RAM两大类，MOS型RAM又分为
静态 RAM(static RAM,SRAM)和动态 RAM(dynamic RAM,DRAM)。
7.2.1基本存储元件
基本存储元件用来存储一位二进制信息，是组成存储器的最基本的电路。下面介绍两
种典型的分别用于SRAM芯片和 DRAM芯片的存储元件。
1.六管静态 MOS管存储元件
如图7.3所示，T,和T?构成触发器，T?、T。是触发器的负载管，T?、T,为门控管。使
用这6个 MOS管即可组成存储一位二进制信息
字选择线 W
的基本存储元。若T。导通，则T,一定截止，A点
位线 D?
位线 D
Vcc
为高电平，B点为低电平，为存1状态；反之(当T
导通时)则为存0状态。
T?
T?
(1)保持。在字选择线 W上加低电平，T 与
A
B
T?
T?
T,截止，触发器与外界隔离，保持原有信息不变。
T?
T?
(2)读出。首先在两个位线上加高电平，当字
选择线W上加高电平时，T?与T,开启。若原存
1,则A点为高电平，T?导通，有电流从位线 D?经
列选择线
T?、T?流到地，从而在位线D,上产生一个负脉冲，
位线 D。上没有负脉冲。反之，若原存0,则在位线
图 7.3 六管静态存储元件
D?上有负脉冲。根据哪条位线上有负脉冲可区分读出的是0还是1。
(3)写入。在字选择线上加高电平，T;与T,开启。若要写1,则在位线 D,上加低电
平，使B点电位下降，T,管截止，A点电位上升，使T?管导通完成写1。若要写0,则在D。
线上加低电平，使A点电位下降，T?管截止，B点电位上升，T,管导通，完成写0。
2.单管动态MOS 管存储元件
从六管静态RAM电路可看出，即使存储元件不工作，也有电流流过。如T,导通、T?
截止时，有从电源经T?→T?→地的电流流动。反之，则有从电源经T。→T?→地的电流流
动，因而功耗较大。
数据线(位线)
动态 RAM芯片一般采用图7.4所示的单管动态单元
电路，其中T管为字选门控管，存储元件利用电容C,保存
信息，当电容上存储有大量电荷时表示1,没有电荷时为0。
在信息保持状态下，字选择线 W一直是低电平，存储元件
中没有电流流动，因而大大降低了功耗。
字选择线 W-
T
C;:
C?
(1)读出。读写时字选择线 W上加选通脉冲使 T导
通。若原存1,则C,上有大量电荷通过T管在数据线上产
图7.4 单管动态存储元件
生电流。若原存0,则C.上没有电荷，因而数据线上无电
第7章
209


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计算机组成与系统结构(第 3版)
210
流。读出时，C,上电荷会放电，电位下降，因此是破坏性读出，读后应有重写操作，称为“再
生”。由于C,不可能很大，所以C,在数据线上放电产生的电流不会很大，而且由于寄生电
容C?的存在，放电时C,上的电荷是在C,和C。之间分配，因此，读出电流值实际上非常小，
故对读出放大器的要求较高。
(2)写入。写1时，在数据线上加高电平，经T管对C,充电；写0则在数据线上加低电
平，C。充分放电而使其上无电荷。
(3)刷新。由于MOS管电容C,上存储的电荷会缓慢放电，超过一定时间，就会丢失信
息。因此必须定时对C,充电，这一过程称为刷新(refresh)。
3.静态存储元件和动态存储元件的比较
SRAM存储元件所用MOS管多，占硅片面积大，因而功耗大，集成度低；但因为采用一
个正负反馈触发器电路来存储信息，所以，只要直流供电电源一直加在电路上，就能一直保
持记忆状态不变，因此无须刷新；也不会因为读操作而使状态发生改变，故无须读后再生；特
别是它的读写速度快，其存储原理可看作是对带时钟的RS触发器的读写过程。由于
SRAM价格比较昂贵，因而，适合做高速小容量的半导体存储器，如 cache。
DRAM存储元件所用MOS管少，占硅片面积小，因而功耗小，集成度很高；但因为采
用电容储存电荷来存储信息，会发生漏电现象，所以要使状态保持不变，必须定时刷新；因为
读操作会使状态发生改变，故需读后再生；特别是它的读写速度相对SRAM元件要慢得多，
其存储原理可看作对电容充、放电的过程。相比于SRAM,DRAM价格较低，因而适合做慢
速大容量的半导体存储器，如主存。
7.2.2SRAM芯片和DRAM芯片
如图7.5所示，存储器芯片由存储体、I/O读写电路、地址译码和控制电路等部分组成。
A?A
As-
地址寄存器
0
8
x译码器
驱动器
64×64
存储矩阵
63
63
输出
VO电路
输出驱动
⋯
输入
Y译码器
控制电路
⋯
地址寄存器
读/写 WE片选CS
A?
图 7.5 存储器芯片结构图
(1)存储体(存储矩阵)。存储体是存储单元的集合。如图7.5所示，4096个存储单元
被排成64×64的存储阵列，称为位平面，这样8个位平面构成4096字节的存储体。由X选
择线(行选择线)和Y选择线(列选择线)来选择所需单元，不同位平面的相同行、列上的位


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存储器层次结构
同时被读出或写入。
(2)地址译码器。用来将地址转换为译码输出线上的高电平，以便驱动相应的读写电
路。地址译码有一维译码和二维译码两种方式。一维方式也称为线选法或单译码法，适用
于小容量的静态存储器；二维方式也称为重合法或双译码法，适用于容量较大的动态存
储器。
在单译码方式下，只有一个行译码器，同一行中所有存储单元的字线连在一起，接到地
址译码器的输出端，这样，被选中行中的各单元构成一个字，被同时读出或写入，这种结构的
存储器芯片被称为字片式芯片。
地址位数较多时，地址译码器输出线太多。比如，n=12时，单译码结构要求译码器有
### 4096 根输出线(字选择线),因此，大容量的动态存储器芯片不宜采用一维单译码方式的字
片式芯片结构。
日前，动态存储芯片大多采用双译码结构。地址译码器分为X和Y方向两个译码器。
图7.5采用的就是二维双译码结构，其存储阵列组织如图7.6所示。
X?
x?
×地址译码
X
0,0
1,0
63,0
0, 1
1,1
63,1
0,63
1,63
63,63
VO控制
yo
y?
Y??
Y地址译码
图7.6 二维双译码结构(位片式芯片)
图7.6中的存储阵列有4096个单元，需要12根地址线：Aμ～A。,其中Au～A。送至
X译码器，有64条译码输出线，各选择一行单元；A?～A。送至Y译码器，也有64条译码输
出线，分别控制一列单元的位线控制门。假如输入的12 位地址为 AμA⋯A。=
000001000000时，则X译码器的第2根译码输出线(x?)为高电平，于是与它相连的64个
存储单元的字选择W线为高电平。Y译码器的第1根译码输出线(yo)为高电平，打开第一
列的位线控制门。在X、Y译码的联合作用下，存储矩阵中(1,0)单元被选中。
在选中的行和列交叉点上的单元只有一位，因此，采用二维双译码结构的存储器芯片被
称为位片式芯片。有些芯片的存储阵列采用三维结构，用多个位平面构成存储阵列，不同位
平面在同一行和列交叉点上的多位构成一个存储字，被同时读出或写入。
(3)驱动器。在双译码结构中，一条X方向的选择线要控制在其上的各个存储单元的
字选择线，所以负载较大，因此需要在译码器输出后加驱动器。
(4)I/O控制电路。用于控制被选中的单元的读出或写入，具有放大信息的作用。
第7章
211


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计算机组成与系统结构(第3版)
212
(5)片选控制信号CS。单个芯片容量太小，往往满足不了计算机对存储器容量的要求，
因此需将一定数量的芯片按特定方式连接成一个完整的存储器。访问某个字时，必须“选
中”该字所在芯片，而其他芯片不被“选中”。因而芯片上除了地址线和数据线外，还应有片
选控制信号。在地址选择时，由芯片外的地址译码器的输入信号以及控制信号(如“访存控
制”信号)来产生片选控制信号，选中要访问的存储字所在的芯片。CS表示当片选信号为低
电平时选中所在芯片。
(6)读/写控制信号WE。根据CPU给出的是读命令还是写命令，控制被选中存储单元
进行读或写。WE表示当读/写信号为低电平进行写操作，为高电平时进行读操作。
图7.7是典型的4M×4位DRAM芯片示意图。DRAM芯片容量较大，因而地址位数
较多，为了减少芯片的地址引脚数，从而减小体积，大多采用地址引脚复用技术，行地址和列
地址通过相同的管脚分先后两次输入，这样地址引脚数可减少一半。
RAS CAS WE OE
定时和控制
Vecl
D?
D?t
WE(
RAS
Nel
A10【
A?
A?
A?!
A?I
Vecl
1
3
4
5
6
8
9
10
11
12
### 24 Vss
### 23 D?
### 22 PD?
### 21 CAS
### 20 OE
### 19 A,
18
Ag
17
A?
### 16 A?
15
A?
14
A?
13
Vss
Ao_
A?
A1o-
刷新
计数器
MUX
行译
码器
行地址
缓冲器
列地址
缓冲器
存储阵列
2048×2048×4
读出放大器
VO门
列译码器
数据输入
缓冲器
数据输出
缓冲器
D?
B;D
(a)引脚图
(b)逻辑结构图
图7.7 4M×4位 DRAM 芯片
图7.7(a)给出了芯片的引脚，共有11根地址引脚线 A。～A,在行选通信号RAS和列
选通信号CAS的控制下分时传送行、列地址。有4根数据引脚线 D?～D,,因此，每个芯片同
时读出4位数据，WE为读写控制引脚，低电平时为写操作；OE为输出使能驱动引脚，低电平
有效，高电平时断开输出。
图7.7(b)给出了芯片内部的逻辑结构，芯片存储阵列采用三维结构，芯片容量为2048×
2048×4位，因此，行地址和列地址各11位，有4个位平面，在每个行、列交叉处的4个位平
面数据同时进行读写。
DRAM芯片需要刷新。刷新时只给各芯片送行地址和RAS信号，芯片中某一行的所有
位元被选中并进行读操作，每次读后再生，即某位元读出是0则充分放电，读出是1则进行
充电。对于由图7.7中芯片组成的存储器，其存储矩阵为2048×2048×4,因此只要2048 次
刷新操作就可将整个存储器刷新一遍。由于刷新按行进行，所以无须进行列寻址。芯片内
部有一个行地址生成器(也称刷新计数器),由它自动生成刷新行地址，因而刷新计数器的位


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存储器层次结构
数与行地址位数相同。行地址缓冲器和刷新计数器通过一个多路选择器(MUX)将选择的
行地址输出到行译码器。
刷新周期定义为，上次对整个存储器刷新结束的时刻作为开始点到下次对整个存储器
全部刷新一遍为止的时间间隔，也就是对某一个特定的行进行相邻两次刷新的时间间隔。
目前公认的刷新周期标准是 64ms,但有些器件也不一定是 64ms。
7.2.3SDRAM芯片技术
目前主存常用的是基于 SDRAM(synchronous DRAM)芯片技术的内存条，包括 DDR
SDRAM、DDR2 SDRAM和 DDR3 SDRAM等。SDRAM是一种与当年 Intel 公司推出的
芯片组中北桥芯片的前端总线同步运行的DRAM芯片，因此，称为同步DRAM。
1.SDRAM芯片技术
SDRAM的工作方式与传统的 DRAM有很大不同。传统 DRAM与CPU 之间采用异
步方式交换数据，CPU发出地址和控制信号后，经过一段延迟时间，数据才读出或写入。在
这段时间里，CPU不断采样 DRAM的完成信号，在没有完成之前，CPU插入等待状态而不
能做其他工作。而SDRAM芯片则不同，其读写受系统时钟(即前端总线时钟CLK)控制，
因此与 CPU 之间采用同步方式交换数据。它将CPU或其他主设备发出的地址和控制信
息锁存起来，经过确定的几个时钟周期后给出响应。因此，主设备在这段时间内可以安全地
进行其他操作。
SDRAM的每一步操作都在外部系统时钟CLK的控制下进行，支持突发(burst)传输
方式。只要在第一次存取时给出首地址，以后按地址顺序读写即可，而不再需要地址建立时
间和行、列预充电时间，就能连续快速地从行缓冲器中输出一连串数据。内部的工作方式寄
存器(也称模式寄存器)可用来设置传送数据的长度以及从收到读命令(与CAS信号同时发
出)到开始传送数据的延迟时间等，前者称为突发长度(burst lengths,BL),后者称为CAS
时延(CAS latency,CL)。根据所设定的 BL和CL,CPU可以确定何时开始从总线上取数
以及连续取多少个数据。在第一个数据读出后，同一行的所有数据都被送到行缓冲器中，因
此，以后每个时钟可从 SDRAM读取一个数据，并在下一个时钟内通过总线传送到CPU。
基于 SDRAM技术的芯片的工作过程大致如下。
(1)在CLK时钟上升沿，片选信号(CS)和行地址选通信号(RAS)有效。
(2)经过一段延时tgcn(RAS toCAS delay),列选通信号CAS有效，并同时发出读或写
命令，此时，行、列地址被确定，已选中具体的存储单元。
(3)对于读操作，再经过一个 CL时延后，输出数据开始有效，其后的每个时钟都有一
个或多个数据连续从总线上传出，直到完成突发长度 BL指定的所有数据的传送。对于写
操作，则没有CL时延而直接开始写入。
由于只有读操作才有 CL,所以CL又被称为读取时延(read latency,RL)。tgp和 CL
都以时钟周期Tcx为单位，例如，对于PC100 SDRAM来说，当Tck为10ns,CL为2时，则
CAS时延为20ns。BL可用的选项为1、2、4、8等，当BL为1时，则是非突发传输方式。
2. DDR SDRAM芯片技术
DDR(double data rate)SDRAM是对标准 SDRAM的改进设计，通过芯片内部I/O缓
第7章
213


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计算机组成与系统结构(第3版)
214
冲中数据的两位预取功能，并利用存储器总线上时钟信号的上升沿与下降沿进行两次传送，
以实现一个时钟内传送两次数据的功能。例如，采用 DDR SDRAM 技术的 PC3200
(DDR400)存储芯片内CLK时钟的频率为200MHz,意味着存储器总线上的时钟频率也为
200MHz,利用存储芯片内部的两位预取技术，使得一个时钟内有两个数据被取到I/O缓冲
中。因为存储器总线在每个时钟内可以传送两次数据，而存储器总线中的数据线位宽为
64,即每次传送64位，因而存储器总线上数据的最大传输率(即带宽)为200MHz×2×
64/8=3.2GB/s。
3. DDR2 SDRAM芯片技术
DDR2 SDRAM内存条采用与 DDR类似的技术，如图7.8所示，利用芯片内部的I/O
缓冲(I/O buffer)可以进行4位预取。例如，采用 DDR2 SDRAM技术的 PC2-3200(DDR2-
400)存储芯片内部 CLK时钟的频率为200MHz,意味着存储器总线上的时钟频率应为
400MHz,利用存储芯片内部的4位预取技术，使得一个时钟内有4个数据被取到I/O缓冲
中，存储器总线在每个时钟内传送两次数据，若每次传送64位，则存储器总线的最大数据传
输率(即带宽)为200MHz×4×64/8=400MHz×2×64/8=6.4GB/s。
存储
单元
阵列
/O
Buffers
数据线
DDR2 SDRAM
图7.8 DDR2 SDRAM芯片的数据预取
4. DDR3 SDRAM 芯片技术
DDR3 SDRAM 芯片内部1/O缓冲可以进行8位预取。如果存储芯片内部CLK 时钟
的频率为200MHz,意味着存储器总线上的时钟频率应为800MHz,存储器总线在每个时钟
内可传送两次数据，若每次传送64位，则对应存储器总线的最大数据传输率(即带宽)为
200MHz×8×64/8=800MHz×2×64/8=12.8GB/s。
7.2.4内存条和内存条插槽
受集成度和功耗等因素的限制，单个芯片的容量不可能很大，所以往往通过存储器芯片
的扩展技术，将多个芯片做在一个主存模块(即内存条)上，然后由多个主存模块以及主板或
扩充板上的RAM芯片和ROM芯片组成一台计算机所需的主存空间，再通过系统总线和
CPU相连。
图 7.9(a)是内存条和内存条插槽(slot)示意图，图7.9(b)是存储控制器(memory
controller)、存储器总线、内存条和 DRAM 芯片之间的连接关系示意图。
如图 7.9(b)所示，内存条插槽就是存储器总线，内存条中的信息通过内存条的引脚，再
通过插槽内的引线连接到主板上，通过主板上的连线接到北桥芯片或CPU芯片。现在的
计算机中可以有多条存储器总线同时进行数据传输，支持两条总线同时进行传输的内存条
插槽为双通道内存插槽，还有三通道、四通道内存插槽，其总线的传输带宽可以分别提高到


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存储器层次结构
(a) 内存条和内存条插槽
存储
控制器
SIM Slot 0
SIM SlotI
SIM Slot 2
SIM Slot 3
SIM Slot 4
SIM Slot 5
SIM Slot b
SIM Slot7
存储器总线
DRAM SIMM 内存条
DRAM
DRAM
DRAM
DRAM
DRAM
DRAM
DRAM
DRAM
DRAM
DRAM
(b)存储控制器、存储器总线、内存条和 DRAM 芯片之间的连接
图7.9 DRAM芯片在系统中的位置及其连接关系
第7章
215
单通道的2倍、3倍和4倍。例如，图7.9(a)所示的内存条插槽支持双通道内存条，相同颜
色的插槽可以并行传输，因此，对于图7.9(a)所示的内存条插槽情况，如果只有两个内存条，
则应该插在两个相同颜色的内存条插槽上，其传输带宽可以增大一倍。
7.2.5存储器芯片的扩展
若干存储器芯片可构成一个内存条，此时，需要在字方向和位方向上进行扩展。
用若干位数较少的存储器芯片构成给定字长的内存条时，需要进行位扩展。例如，用8
片4096×1位的芯片构成4K×8位的内存条，需要在位方向上扩展8倍，而字方向上无须
扩展。
字扩展是容量的扩充，位数不变。例如，用16K×8位的存储芯片在字方向上扩展4
倍，可构成一个64K×8位的内存条。
当芯片在容量和位数都不满足存储器要求的情况下，需要对字和位同时扩展。例如，用
16K×4位的存储芯片在字方向上扩展4倍、位方向上扩展2倍，可构成一个64K×8位的
内存条。
图7.10给出了用8个16M×8位的DRAM芯片扩展构成一个128MB内存条的示意
图。DRAM芯片中有一个4096×4094×8位的存储阵列，行地址和列地址各12位，有8个
位平面。
内存条通过存储器总线连接到存储控制器(简称存控),CPU 通过存控对内存条中的
DRAM芯片进行读写。存控会将 CPU送出的主存地址转换为行地址i和列地址j,它们被
分时送到 DRAM芯片中的行地址译码器和列地址译码器，以选择行、列交叉处的8位数据
同时进行读/写，因此一个芯片每次读/写8位。8个芯片就可同时读取64位，组合成总线
所需要的64位传输宽度。
现代通用计算机大多按字节编址，因此，在图7.10所示的存储器结构中，同时读出的64


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计算机组成与系统结构(第3版)
216
地址AC
(行地址i,列地址)
DRAM7
4096列
4096行
口
DRAM0
56~63
40~4732~39|24~3116~23
位
48~55|
位
位
位
位
位
8~15
位
0~7
位
### 63 56 55 48 47 4039
### 32 31 24 23 1615 87
0
主存储器地址 A处的64位数据
存储控制器
64位双字
图7.10 DRAM芯片的扩展
位只可能是第0～7单元，第8～15单元，⋯,第8×k～8×k+7单元，以此类推。因此，如果
访问的一个int型数据不对齐，例如，起始地址为6,即在第6、7、8、9这4个存储单元中，则
需要访问两次存储器；如果数据对齐的话，即起始地址是4的倍数，则只要访问一次即可。
这就是数据需要对齐的原因。
图7.11是DRAM芯片内部结构示意图。图中芯片容量为16×8位，存储阵列为4行×4
列，地址引脚采用复用方式，因而仅需两根地址引脚，分时传送两位行地址和两位列地址。
每个超元(supercell)有8位，需8根数据引脚，内部有一个行缓冲(row buffer),用来缓存指
定行中每一列的数据，通常用SRAM元件实现。当选中某行后，这一行的所有位同时被送
到行缓冲中，同一行单元的地址连续，因此连续传送的一块数据都在行缓冲中，因而可支持
突发(burst)传送。
CPU
存储
控制器
16×8 DRAM
列
0
1
2
3
2位
0
地址
行2
3
8位
数据
超元
(2,1)
行缓冲
图7.11 DRAM芯片内部结构


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存储器层次结构
7.2.6多模块存储器
多模块存储器是一种空间并行技术，利用多个结构完全相同的存储模块的并行工作来
增加存储器的吞吐率。根据不同的编址方式，多模块存储器分为连续编址和交叉编址两种
结构。
1.连续编址方式
在连续编址的多模块主存储器中，主存地址的高位表示模块号(或体号),低位表示模块
内地址(或体内地址),因此，也称为按高位地址划分方式，地址在模块内连续。图7.12是连
续编址方式示意图，存储器共有4个模块 M。～M?,每个模块有n个单元，模块 M,的地址
范围为i*n～(i+1)*n-1。连续编址方式下，总是把低位的体内地址送到由高位体号所
确定的模块内进行地址译码。
地址0
n-1
M?
n
n+1
2n-1
M?
2n
2n+1
3n-1
M?
:
:
3n
3n+1
4n-1
M?
!
:
地址译码
4
体号
体内地址
图7.12 连续编址的多模块存储器
对于连续编址的多模块主存储器，当访问一个连续主存块时，总是先在一个模块内访
问，等到该模块全部单元访问完才转到下一个模块访问，因而这种情况下不能提高存储器的
吞吐率。
2.交叉编址方式
在交叉编址的多模块存储器中，主存地址的低位表示模块(体)号，高位表示模块(体)内
地址，因此，也称按低位地址划分方式。每个模块按“模m”交叉方式编址。假定有m个模
块(体),每个模块有n个单元，则第i(i=0～m-1)模块中的地址为i,i+m,i+2m,⋯,
i+(n-1)*m。一般模块数m取2的方幂，这样硬件电路比较简单。但有的机器为了减
少存储器冲突，采用质数个模块，如我国的银河计算机就取m为31,其硬件实现比较复杂。
图7.13是模4(即m=4)交叉编址方式存储器示意图。在交叉编址方式下，总是把高位的体
内地址送到由低位体号所确定的模块内进行译码。
交叉编址多模块存储器可以采用轮流启动和同时启动两种方式。
1)轮流启动
如果每个存储模块一次读写的位数(即存储字)正好等于存储器总线中的数据位数(即
总线传输单位),则采用轮流启动方式。例如，对于具有m个体的多模块存储器，若每隔
1/m 个存储周期启动一个体，则每隔1/m个存储周期就可读出或写入一个数据，存取速度
提高m倍，如图7.14所示，图中负脉冲为启动每个体的信号。这种情况下，每个体的存储
第7章
217


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计算机组成与系统结构(第3版)
218
地址04
4n-4
M?
:
5
4n-3
M
⋯
79
4n-2
M?
37
4n-1
M?
地址译码
体内地址
体号
图 7.13 交叉编址的多模块存储器
周期并没有缩短，但由于交叉访问个体，所以在一个存储周期内向CPU提供了4个存储字。
若每个模块的存储字为32位，则在一个存储周期内向CPU提供了32×4=128 位信息，因
而大大提高了存储器的带宽。
时 间
启动存储体0
单体访存周期，
单体访存周期
启动存储体 1
启动存储体 2
启动存储体 3
图7.14 4体交叉轮流访问方式
2)同时启动
如果所有存储模块一次并行读写的总位数正好等于存储器总线中数据位数，则可用同
时启动方式。例如，对于图7.10所示的内存条，每个存储模块(即每个 DRAM芯片)提供8
位数据，8个 DRAM芯片一共提供64位数据，正好构成一个总线传输单位，因此，可同时启
动8个芯片进行并行读写，同时读写64位数据。
现代计算机中由于在CPU和主存之间设置有高速缓存(cache),因而通常 CPU是对一
个主存块中的连续单元进行访问，DMA传送也是将一块连续主存单元与高速设备进行数
据交换，因此，对主存的访问通常都是读写一块连续的主存单元。对于连续一块信息的读
写，采用交叉编址的多模块存储器，通过轮流或并行访问多个存储模块，可以显著提高访存
速度。