第6章 总线
第6章 总线¶
知识点较少，通常出选择题：总线特点、猝发传输方式、性能指标、定时方式、常见总线标准。总线带宽的计算可能结合其他章节出综合题。
b_279_3【知识树】第6章骨架¶
- 总线概述
- 两大特征：分时性、共享性
- 分类：内部（片内）/ 系统（数据、地址、控制）/ I/O / 通信总线
- 常见标准：ISA、EISA、VESA、PCI、AGP、PCI-E、USB、SATA…
- 性能指标：传输周期、时钟频率、工作频率、宽度、带宽、复用、寻址能力
- 结构演进：单总线 → 双/三总线 → 南北桥 → 现代集成化
- 总线事务和定时
- 三阶段：地址传送 → 从设备响应 → 数据传送
- 非突发 vs 突发传输
- 串行 vs 并行传输
- 四种定时：同步、异步、半同步、分离式
b_279_0；PDF 第 279 页 · b_279_26.1 总线的基本概念¶
总线的两大核心特征？¶
- 分时性：任一时刻仅允许一个部件向总线发送信息，多个发送方需分时使用
- 共享性：多个部件可同时挂接在总线上，并能同时接收总线上的信息
💡 记忆法："发送要排队（分时），接收可群听（共享）"。
b_279_6系统总线的三类各传什么？ ★1考¶
- 数据总线：双向，传输数据信息 —— 包括指令、操作数、状态字、中断类型号。位数反映 CPU 一次能并行传送的数据位数
- 地址总线：单向，指定主存单元或 I/O 端口地址。位数决定最大可寻址空间
- 控制总线：传输协调与控制信号（时钟、复位、总线请求/允许、中断请求/响应、存储器读写、I/O 读写、传输确认）。由若干单向或双向信号线组成
⚠️ 高频陷阱：指令也是通过数据总线传输的（不要以为指令走地址总线）。
★ 考过 2011
b_279_15四类总线各连什么？ ★2考¶
- 内部总线（片内总线）：芯片内部，连接 CPU 内部各寄存器以及寄存器与 ALU
- 系统总线：计算机系统内各功能部件之间（CPU、主存、I/O 接口）
- I/O 总线：连接主机与内部的各类 I/O 控制器（PCI、AGP、PCIe）
- 通信总线：主机与外部 I/O 设备之间或不同计算机系统之间（RS-232、USB）
★ 考过 2016、2017
b_279_12主要总线标准分别属于什么类型？ ★4考¶
- ISA / EISA：系统总线、并行总线（EISA 支持多主控器和突发传送，完全兼容 ISA）
- VESA / PCI / AGP：局部总线、并行总线
- PCI 与处理器时钟频率无关，支持即插即用
- AGP 专为显卡设计，允许显卡直接访问系统主存
- PCI-E：局部总线、串行总线 —— 高速串行点对点连接，由多条通道组成（×1、×16），支持全双工
- RS-232C / USB / SATA：设备总线、串行总线
- USB 支持即插即用、热插拔、多设备级联
- PCMCIA / IDE(ATA) / SCSI：设备总线、并行总线
★ 考过 2010、2012、2013、2017
⚠️ 总线名称中的字母不能推出串/并行属性；应直接按协议记忆。PCIe、SATA、USB 是串行，传统 PCI、ISA、IDE/PATA、SCSI（本书口径）是并行。
b_280_4什么是局部总线？¶
位于 CPU 与 ISA 总线之间的高速扩展总线，目的是把高速外设（显卡、磁盘控制器）从低速 ISA 总线迁移到更接近 CPU 的数据通路，以提升 I/O 性能。VESA、PCI、AGP 都属于局部总线。
b_280_96.2 总线的性能指标¶
总线时钟频率和总线工作频率有什么区别？¶
- 总线时钟频率：总线基础时钟信号的频率 = 总线时钟周期的倒数
- 总线工作频率：总线每秒能进行的有效数据传输次数
⚠️ 早期两者相等（每周期传一次）；现代总线一个时钟周期可传 2 次、4 次，所以工作频率可达时钟频率的 2 倍、4 倍。这是带宽计算题的最大陷阱。
b_281_7；PDF 第 281 页 · b_281_11总线带宽怎么算？ ★8考¶
总线带宽 = 总线宽度 × 总线工作频率
算例：时钟频率 11MHz、每周期传 2 次（工作频率 = 22MHz）、总线宽度 16 位（2 字节） → 带宽 = 2 × 22×10⁶ = 44MB/s
⚠️ 两条口径要分清： - 算带宽（最大数据传输率）只看物理参数（宽度、时钟频率、每周期传输次数），不考虑地址/命令开销或突发细节 - 只有求平均数据传输率时才需要分析事务时序 - 切勿把"两设备间一次通信的有效速率"当成总线带宽
★ 考过 2009、2013、2014、2018、2019、2020、2024、2025 —— 全章最高频
b_281_9总线最主要的三个性能指标是什么？¶
总线宽度、总线工作频率、总线带宽。
另外两个概念： - 总线复用：同一组信号线在不同时段传输不同类型信息（如地址/数据线复用）→ 减少引脚数量、节省成本 - 总线寻址能力：由地址线位数决定。16 位地址线 → 2¹⁶ = 65536 个单元 → 每单元 1B 则最大 64KB
b_281_46.3 总线结构的演进¶
单总线、双总线、三总线各解决什么问题？¶
- 单总线：CPU、主存、I/O 全挂一条总线 → 简单廉价，但分时竞争、冲突频繁、效率低
- 双总线：增设专用存储总线，CPU 与主存的交换独立于 I/O → 但 I/O 与主存交换仍需 CPU 中转
- 三总线：再加 DMA 总线，高速 I/O 可经 DMA 控制器直接与主存传送；CPU 仍负责初始化并通常处理中断收尾，只是不逐字参与数据搬运
b_281_19南北桥各管什么？FSB 为什么成了瓶颈？¶
- 北桥（MCH，存储控制中心）：高速枢纽，连接 CPU、主存、显卡
- 南桥（ICH，I/O 控制中心）：管理 USB、SATA、以太网等低速 I/O
- 前端总线 FSB：CPU 与北桥之间的互连通道，也称系统总线
⚠️ 瓶颈原因：尽管存储通路和 I/O 通路已物理分离，但所有数据最终仍要通过 FSB 汇聚到 CPU，其共享式特性反而成了新瓶颈。
b_282_5现代集成化总线结构带来哪三个优势？¶
自 Intel Core i7 起，北桥的核心功能（内存控制器）被集成进 CPU 内部，传统北桥消失： - 内存访问路径缩短：CPU 通过片上存储器控制器直接访问主存；支持多通道 DDR，理论带宽近似单通道的整数倍 - 处理器间高速互连：多核之间、多 CPU 之间通过 QPI 等点对点高速串行链路交换数据 - I/O 通路缩短：在部分平台上，高速外设可通过 CPU 内的 root complex/直连 PCIe lanes 接入；另一些设备仍可能经过芯片组或 PCIe 交换机。低速设备常由 PCH 管理
b_283_16.4 总线事务和定时¶
一个总线事务分哪三个阶段？¶
- ① 地址传送阶段：主设备把目标地址和操作类型（读/写）传给从设备
- ② 从设备响应阶段（数据准备阶段）：从设备准备数据（耗时由设备特性决定，题中未提及通常可忽略）
- ③ 数据传送阶段：实际数据在总线上传输
主设备如 CPU、DMA 控制器；从设备如主存、I/O 设备。
b_288_0；PDF 第 288 页 · b_288_12突发传输和非突发传输差在哪？ ★4考¶
- 非突发传输：每次只传一个数据单元，每次都要完整走三阶段 —— 即使读连续的相邻数据也要重复发送地址，开销大
- 突发（猝发）传输：事务开始时只发送数据块的首地址，随后在不释放总线的前提下连续传送多个数据单元，后续地址由硬件自动递增生成
一句话概括：非突发是"一次地址，一次数据"；突发是"一次地址，多次数据"。
典型应用：SDRAM 行读取、Cache 块填充。
★ 考过 2012、2013、2014、2023
b_289_2并行传输一定比串行快吗？¶
不一定。 受电气特性限制，并行总线随频率提高会出现信号串扰和时序偏移，工作频率难以持续提高；而串行传输可通过提升频率实现更高总带宽。
所以现代高速接口多采用串行化设计（PCIe、SATA、USB）。并行更适合板级或芯片级的短距离通信。
b_289_13异步串行通信的一帧由什么组成？ ★1考¶
- 线路空闲时保持逻辑 1
- 起始位（逻辑 0）标识字符开始
- 数据位从最低位开始逐位发送
- 可选一位奇偶校验位
- 停止位（逻辑 1）表示字符结束
⚠️ 与同步串行的区别：异步收发双方使用独立时钟、无须严格同步、每个字符独立传输；同步由发送方时钟直接控制接收方、仅在数据块首尾加标记、效率高但硬件复杂。
★ 考过 2016
b_289_9同步定时方式的优缺点和适用场景？ ★2考¶
用系统统一的时钟协调收发定时，每次传送在一个总线周期内完成。 - 优点：传送速度快、总线控制逻辑简单 - 缺点：强制性同步，所有操作严格受时钟约束；缺乏应答握手机制，无法根据从设备实际状态调整，可靠性较差 - 适用：总线长度较短、各部件存取时间比较接近的系统
★ 考过 2015、2021
b_289_17异步定时的三种互锁方式怎么区分？¶
靠主从之间的"请求"和"回答"握手信号： - 不互锁：主设备发请求后自行延时撤销；从设备发回答后也自动撤销。双方无互锁 - 半互锁：主设备必须收到回答才撤销请求（有互锁）；从设备发回答后自动撤销（无互锁） - 全互锁：主设备收到回答才撤请求；从设备确认请求已撤销才撤回答。可靠性最高
- 优点：总线周期长度可变，能可靠连接速度差异大的设备
- 缺点：控制逻辑复杂、传输速率较低
💡 记忆法："看几方在等对方" —— 零方等=不互锁，一方等=半互锁，双方等=全互锁。
b_290_13半同步定时方式的关键是哪根信号线？¶
Wait 信号线。 - 地址、命令、数据的发送严格参照时钟前沿，接收方在时钟后沿识别 - 主设备在时钟上升沿检测 Wait：Wait 无效（高电平）表示数据未就绪 → 插入等待周期；Wait 有效（低电平）才读数据 - 优点：控制比异步简单、可靠性较高 - 局限：仍依赖统一时钟且插入等待周期时独占总线；但 Wait 正是为适配慢设备而设，不能把严格同步总线的“时钟必须按最慢设备定”原样当作半同步的定义性缺点
b_290_15；PDF 第 290 页 · b_290_16分离式定时方式解决了什么浪费？¶
前三种定时都是"独占式事务模型" —— 从请求到传送结束总线全程被占用，但从设备准备数据期间总线其实是空闲的，造成浪费。
分离式把一个事务拆成请求阶段和应答阶段，两阶段之间释放总线： - 请求阶段：主设备 A 发完地址和命令立即释放总线 - 应答阶段：从设备 B 准备好数据后主动申请总线，以主设备身份把数据发回给 A
- 优点：显著提高总线利用率
- 缺点：控制逻辑复杂、协议开销大，对仲裁和事务管理要求高
- 适用：多主设备竞争激烈且从设备响应延迟较大的高性能系统
b_290_21；PDF 第 290 页 · b_290_22【易混点】第6章成对概念对照¶
| 易混对 | 分界线 |
|---|---|
| 总线时钟频率 vs 工作频率 | 后者 = 前者 × 每周期传输次数，算带宽用工作频率 |
| 数据总线 vs 地址总线 | 数据双向（指令也走它）；地址单向，决定寻址空间 |
| 系统总线 vs 局部总线 vs 设备总线 | ISA 系统；PCI/AGP/VESA 局部；USB/SATA/IDE 设备 |
| 并行总线 vs 串行总线 | PCI/ISA/IDE/SCSI 并行；PCI-E/USB/SATA 串行 |
| 非突发 vs 突发传输 | 一址一数 vs 一址多数（地址硬件自增） |
| 同步串行 vs 异步串行 | 时钟严格一致、块首尾加标记 vs 独立时钟、每字符起止位 |
| 同步 vs 异步定时 | 统一时钟、快但死板 vs 握手、慢但适应性强 |
| 半互锁 vs 全互锁 | 一方等对方 vs 双方互等 |
| 半同步 vs 分离式 | 加 Wait 线插等待（仍独占）vs 准备期间释放总线 |
| 带宽 vs 有效传输率 | 只看物理参数 vs 要算事务时序开销 |
b_295_5【必背数字】第6章¶
- 总线带宽 = 总线宽度 × 总线工作频率
- 总线工作频率 = 时钟频率 × 每周期传输次数
- 寻址能力：地址线 n 位 → 2ⁿ 个单元
- 总线事务三阶段：地址传送 → 从设备响应 → 数据传送
- 异步定时三种互锁：不互锁 / 半互锁 / 全互锁
- 四种定时方式：同步 / 异步 / 半同步 / 分离式
- 串行总线代表：PCI-E、USB、SATA、RS-232C
- 并行总线代表：ISA、EISA、VESA、PCI、AGP、IDE、SCSI、PCMCIA
b_281_9；PDF 第 281 页 · b_281_10